特許
J-GLOBAL ID：200903063733465929
メモリテスト方式
発明者：
出願人/特許権者：
代理人 (1件)：
本庄 富雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-095943
公開番号（公開出願番号）：特開平5-266694
出願日： 1992年03月23日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】 縮退故障,カプリング故障,アドレスデコーダ故障のほか、パターンセンシティブ故障をも検出できるようにしたメモリテスト方式を提供すること。【構成】 テストするメモリを、偶数メモリセル(ハ)と奇数メモリセル(ロ)のグループに分け、それらに対してマーチングパターン試験を別々に行う。このようにすると、或るメモリセルの値が、上下左右のメモリセルの値の反転値となる状態(チェッカーボードのパターンとなった状態)が生じる。この状態で、中央のメモリセルの値をリードし、その値が正常値となっているか調べる処理をする。もしパターンセンシティブ故障が生じていれば、この処理でその故障を検出することが出来る。
請求項（抜粋）：
全メモリセルにテストデータをライトした後、偶数メモリセルの値をリードしてテストデータと一致しているか調べついでテストデータの反転値をライトする処理をアドレス昇順に行う第1過程と、アドレス昇順に奇数メモリセルの値をリードしてテストデータと一致しているか調べる第2過程と、偶数メモリセルの値をリードしてテストデータの反転値と一致しているか調べついでテストデータをライトする処理をアドレス降順に行う第3過程と、奇数メモリセルの値をリードしてテストデータと一致しているか調べついでテストデータの反転値をライトする処理をアドレス昇順に行う第4過程と、アドレス昇順に偶数メモリセルの値をリードしてテストデータと一致しているか調べる第5過程と、奇数メモリセルの値をリードしてテストデータの反転値と一致しているか調べついでテストデータをライトする処理をアドレス降順に行う第6過程とを具えたことを特徴とするメモリテスト方式。
IPC (2件)：
G11C 29/00 303
, G01R 31/318
