特許
J-GLOBAL ID：200903063831410415
同期回路
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-117108
公開番号（公開出願番号）：特開平5-313783
出願日： 1992年05月11日
公開日（公表日）： 1993年11月26日
要約：
【要約】 (修正有)【目的】 非同期回路の同期のためのオーバヘッドを少なくし、高速化する。【構成】 第1のラッチ8と第2のラッチ9とインバータ12によって構成され、第1のラッチ8にクロック2を入力する前記インバータ12の出力とセレクタ4の出力が入力し、第1のラッチ8の出力がセレクタ4と第2のラッチ9に接続され、第2のラッチ9は、さらにクロックを入力し、外部にデータを出力するD-フリップフロップ5と、クロックと同期せずに外部から入力される入力と第1のラッチ8の出力を、制御信号によって選択するセレクタ4と、クロックを入力し、セレクタ4の制御信号を生成する遅延回路3とを有し、遅延回路3の遅延が、D-フリップフロップ5の(クロック周期-セットアップ時間)に設定され、それ以降はセレクタ4によって、第1のラッチ8の出力を選択することにより、D-フリップフロップ5がメタステーブル状態とならないことを特徴とする。
請求項（抜粋）：
第1のラッチと第2のラッチとインバータによって構成され、前記第1のラッチにクロックとセレクタの出力が入力し、前記第1のラッチの出力がセレクタと前記第2のラッチに接続され、前記第2のラッチは、さらに前記クロックを入力する前記インバータの出力を入力し、外部にデータを出力するD-フリップフロップと、クロックと同期せずに外部から入力される入力と前記第1のラッチの出力を、制御信号によって選択するセレクタと、前記クロックを入力し、前記セレクタの制御信号を生成する遅延回路とを有し、前記遅延回路の遅延が、D-フリップフロップの(クロック周期-セットアップ時間)に設定され、セットアップタイム以降は前記セレクタによって、前記第1のラッチの出力を選択することにより、D-フリップフロップがメタステーブル状態とならないことを特徴とする同期回路。
IPC (2件)：
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