特許
J-GLOBAL ID：200903063838690758
スタティック型半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平5-317984
公開番号（公開出願番号）：特開平7-176632
出願日： 1993年12月17日
公開日（公表日）： 1995年07月14日
要約：
【要約】【目的】 TFT負荷型SRAM装置のメモリセルについて、ソフトエラー耐性の向上をはかる。【構成】 駆動用MOSFETのゲート電極が第1層目の導電膜で構成され、負荷用TFTのゲート電極が第3層目の導電膜で構成され、上記2つのゲート電極がオーバーラップする領域に第2層目の導電膜が存在しないようなレイアウトをもつSRAMメモリセルで、第2層物導電膜をパターンニングする際に、同じホトリソグラフィマスクを用いて引続き第1層目の層間絶縁膜を除去する。2つのゲート電極間の絶縁膜を薄膜化し、寄生キャパシタの容量値を増大させることで、ソフトエラー耐性に優れたSRAMメモリセルを製造する。
請求項（抜粋）：
半導体基板の主面に形成された拡散層と、該拡散層上部に形成された第1導電膜から成るゲート電極とを有するバルクMOSFETと、前記第1導電膜上に形成された第1層間絶縁膜と、前記第1層間絶縁膜上に形成され、前記バルクMOSFETの拡散層に電気的に接続された第2導電膜と、前記第2導電膜上に形成された第2層間絶縁膜と、前記第2層間絶縁膜上に形成された第3導電膜から成るゲート電極と、該第3導電膜上に形成された第3層間絶縁膜と、該第3層間絶縁膜上に形成された第4導電膜から成る活性層とから構成される薄膜トランジスタとをメモリセル内に備え、前記第1導電膜と第3導電膜とが、所定位置において前記第2層間絶縁膜のみを介して相互に対向することを特徴とするスタティック型半導体記憶装置。
IPC (3件)：
H01L 21/8244
, H01L 27/11
, H01L 27/10 491
