特許

J-GLOBAL ID：200903063881014286

半導体装置の製造方法

発明者： 菅野 道博
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平11-000926
公開番号（公開出願番号）：特開2000-200903
出願日： 1999年01月06日
公開日（公表日）： 2000年07月18日
要約：

【要約】【課題】 本発明は、ゲート電極側壁のサイドウォール・スペーサを用いてLDD構造の電界効果トランジスタを作製する半導体装置の製造方法において、良好なトランジスタ特性を有する電界効果トランジスタを作製することが可能になる半導体装置の製造方法を提供することを目的とする。【解決手段】 ゲート電極20側壁にSiO2 膜24を介して濃度2wt.%程度のPがドープされたP-DPS26膜からなるサイドウォール・スペーサ26aを形成する。このため、高濃度の不純物イオンの注入により高濃度不純物領域28を形成した後、サイドウォール・スペーサ26aを除去する際に、そのエッチング時間を短縮することができると共に、所定のエッチング条件により全てのサイドウォール・スペーサ26aをほぼ均一に除去して、特定のサイドウォール・スペーサ26aのエッチング残りの発生を防止することができる。

請求項（抜粋）：

半導体基板上に第1の絶縁膜を介して形成したゲート電極をマスクとして、前記半導体基板に第1の不純物イオンを注入する第1の工程と、基体全面に第2の絶縁膜を堆積する第2の工程と、前記第2の絶縁膜上に所定の不純物がドーピングされたポリシリコン膜を堆積した後、前記ポリシリコン層をエッチバックして、前記ゲート電極側壁に前記第2の絶縁膜を介して前記ポリシリコン膜からなるサイドウォール・スペーサを形成する第3の工程と、前記ゲート電極及び前記サイドウォール・スペーサをマスクとして、前記半導体基板に第2の不純物イオンを注入する第4の工程と、前記第2の絶縁膜をエッチングストッパ層として、前記サイドウォール・スペーサを選択的にエッチング除去する第5の工程と、を有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/8234 ,  H01L 27/06

FI (2件)：

H01L 29/78 301 L ,  H01L 27/06 102 A

Fターム (33件)：

5F040DA14 ,  5F040DC01 ,  5F040EA08 ,  5F040EA09 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040EF11 ,  5F040EJ08 ,  5F040EK01 ,  5F040FA03 ,  5F040FA04 ,  5F040FA08 ,  5F040FA12 ,  5F040FA16 ,  5F040FA17 ,  5F040FA19 ,  5F040FB02 ,  5F040FC00 ,  5F040FC22 ,  5F048AB01 ,  5F048AB03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BC06 ,  5F048BG12 ,  5F048DA18 ,  5F048DA21 ,  5F048DA24 ,  5F048DA28