特許

J-GLOBAL ID：200903063894076973

高集積記憶素子およびその製造方法

発明者： キム ジェ ファン
出願人/特許権者： ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド
代理人 (1件)： 谷 義一 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-185424
公開番号（公開出願番号）：特開平11-074473
出願日： 1998年06月30日
公開日（公表日）： 1999年03月16日
要約：

【要約】【課題】 キャパシター電極とMOSFET間の電気的接続の信頼性を向上でき、キャパシター自体の特性を向上できる高集積記憶素子の提供。【解決手段】 半導体基板上に形成された絶縁層の所定部分に形成されたコン0タクトホール内に埋込まれて形成されたプラグ形態の第1導電体層と、前記第1導電体層および絶縁層の上部に順次に形成された第2導電体層、第1拡散防止層、下部電極層および強誘電体薄膜でなるストリジノードパターンと、前記ストリジノードパターンの側面に形成されて前記導電体層らと下部電極を電気的に連結する側壁導電体層と、前記ストリジノードの側面および前記側壁導電体層を覆いかぶせるように形成された第2拡散防止層とを含むことを特徴とする強誘電体記憶素子。

請求項（抜粋）：

半導体基板上に形成された絶縁層の所定部分に形成されたコンタクトホール内に埋込まれて形成されたプラグ形態の第1導電体層と、前記第1導電体層および絶縁層の上部に順次に形成された第2導電体層、第1拡散防止層、下部電極層および強誘電体薄膜でなるストリジノードパターンと、前記ストリジノードパターンの側面に形成されて前記導電体層らと下部電極を電気的に連結する側壁導電体層と、前記ストリジノードの側面および前記側壁導電体層を覆いかぶせるように形成された第2拡散防止層とを含むことを特徴とする強誘電体記憶素子。

IPC (6件)：

H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 451 ,  H01L 27/10 651 ,  H01L 29/78 371