特許
J-GLOBAL ID：200903063974714830
半導体集積回路装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-225667
公開番号（公開出願番号）：特開平11-055106
出願日： 1997年08月07日
公開日（公表日）： 1999年02月26日
要約：
【要約】 (修正有)【課題】双方向入出力バッファの入力レベルマージンを拡大する。【解決手段】入出力バッファB1〜Bnのうち、B1、B2はダミー回路とされ、信号伝送線路の特性インピーダンスと等価な抵抗R1、R2が接続される。カウンタC1、C2は、それぞれ、ダミー回路の入力回路IB1、IB2の出力信号に対応して、アップ又はダウンの計数方向が指示され、ゲート回路G1、G2を経て供給されるクロック信号を計数し、計数出力によって、入出力バッファの出力回路OB1〜OBnの電源電圧側と接地電位側の出力MOSFETの出力インピーダンスを制御する。ホールド信号発生回路LOGは、制御信号Reqに応じてカウンタの計数値を固定する。入力レベルマージン拡大のため極性検出回路が設けられ、信号出力時の出力回路の電源電圧側と接地電位側の出力インピーダンスが同じになるように制御する。
請求項（抜粋）：
少なくとも並列接続された電源電圧側の複数からなる第1の出力MOSFETと、上記第1の出力MOSFETをそれぞれオン状態にさせる第1の入力信号を第1の制御信号に対応して伝達させるゲート手段と、上記第1の出力MOSFETが接続された第1の出力端子の電圧を受ける第1の入力回路とを備えた第1のダミー回路と、少なくとも並列接続された接地電位側の複数からなる第2の出力MOSFETと、上記第2の出力MOSFETをそれぞれオン状態にさせる入力信号を第2の制御信号に対応して伝達させるゲート手段と、上記第2の出力MOSFETが接続された第2の出力端子の電圧を受ける第2の入力回路とを備えた第2のダミー回路と、上記第1のダミー回路と同等の第1の出力MOSFET及び上記第1の制御信号により出力すべき信号を伝達させるゲート手段と、上記第2のダミー回路と同等の第2の出力MOSFET及び上記第2の制御信号により出力すべき信号を伝達させるゲート手段とを備えてなる出力回路と、上記出力回路の出力端子の信号を受け、上記出力回路が電源電圧側の出力信号を送出しているときに中間電圧と電源電圧との間の第1の基準電圧が供給され、上記出力回路が接地電位側の出力信号を送出しているときに中間電圧と接地電位との間の第2の基準電圧が供給される入力回路とを備えた同時双方向入出力バッファと、上記第1の制御信号と第2の制御信号とを形成するインピーダンス制御回路とを備えてなり、上記インピーダンス制御回路は、上記入出力バッファが接続される信号伝送路のインピーダンスに対応した第1の抵抗を上記第1のダミー回路の第1の出力端子と接地電位との間に接続し、第2の抵抗を上記第2のダミー回路の第2の出力端子と動作電圧との間に接続した状態で、上記第1と第2の入力回路に上記動作電圧の1/2に設定された基準電圧を供給し、上記第1の出力端子の電圧の大小比較結果に対応して上記両電圧差が小さくなるようアップダウンの計数動作を行って上記第1の制御信号を形成し、上記第2の出力端子の電圧の大小比較結果に対応してアップダウンの計数動作を行って上記第2の制御信号を形成するとともに、上記第1と第2の入力回路の出力信号が予め決められた極性であることを検出する検出回路を設け、ホールド信号が供給されたとき上記指定された極性の検出信号によりアップダウン計数動作を停止させるようにしてなることを特徴とする半導体集積回路装置。
IPC (3件)：
H03K 19/0175
, H03K 19/003
, H03K 19/0944
H03K 19/00 101 F
, H03K 19/003 E
, H03K 19/094 A
