特許

J-GLOBAL ID：200903063978316163

半導体装置およびその製造方法

発明者： 青笹 浩
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平11-092698
公開番号（公開出願番号）：特開2000-286349
出願日： 1999年03月31日
公開日（公表日）： 2000年10月13日
要約：

【要約】【課題】 従来のSA-STIセル構造の形成方法におけるような導電層のエッチング残りによる短絡や、従来のトレンチ素子分離領域の形成方法におけるようなトレンチ端部の突起の発生を防止することができる半導体装置およびその製造方法を提供する。【解決手段】 チャネル領域を有するシリコン基板1に、チャネル領域を分離するようにトレンチ9を形成し、このトレンチ9を絶縁膜で埋め込んでトレンチ素子分離絶縁膜2を形成する。チャネル領域上に、電荷蓄積層としてのONO膜5を介して、コントロールゲート3をトレンチ9と直交して形成する。コントロールゲート3の両側の部分のシリコン基板1に、イオン注入によりソース領域およびドレイン領域としての拡散層4を形成してメモリトランジスタを形成し、MONOS型半導体不揮発性記憶装置を製造する。

請求項（抜粋）：

チャネル領域を有する半導体基板と、上記チャネル領域を分離するように上記半導体基板に設けられた溝に埋め込まれた素子分離用の第1の絶縁膜と、上記チャネル領域上に第2の絶縁膜を介して上記溝と交差するように設けられたコントロールゲートと、上記コントロールゲートの両側の部分における上記半導体基板に設けられたソース領域およびドレイン領域とを有し、上記コントロールゲート、上記ソース領域および上記ドレイン領域によりメモリトランジスタが構成されていることを特徴とする半導体装置。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/08 331 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  H01L 27/08 331 A ,  H01L 27/10 434

Fターム (31件)：

5F001AA14 ,  5F001AB02 ,  5F001AC02 ,  5F001AD12 ,  5F001AD53 ,  5F001AG03 ,  5F001AG07 ,  5F048AA07 ,  5F048AA09 ,  5F048AB01 ,  5F048AC01 ,  5F048BA01 ,  5F048BB05 ,  5F048BB15 ,  5F048BG01 ,  5F048BG11 ,  5F083EP22 ,  5F083EP43 ,  5F083EP76 ,  5F083EP77 ,  5F083ER03 ,  5F083ER14 ,  5F083ER21 ,  5F083ER30 ,  5F083GA27 ,  5F083JA05 ,  5F083NA01 ,  5F083PR03 ,  5F083PR21 ,  5F083PR29 ,  5F083PR39