特許

J-GLOBAL ID：200903063997379834

半導体装置の製造方法

発明者： 樋浦 洋平
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-331136
公開番号（公開出願番号）：特開2000-156497
出願日： 1998年11月20日
公開日（公表日）： 2000年06月06日
要約：

【要約】【課題】 基板ダメージ、ボロン突き抜けなく、サイドウォールを形成する。【解決手段】 シリコン窒化膜5をマスクとするRIEにより、シリコン基板10上には、ポリシリコン2、窒化タングステン3及びタングステン4からなるポリメタル構造のゲート電極が形成される。選択酸化により、約3nmのシリコン酸化膜6を形成し、CVDにより、約10nmのシリコン窒化膜7を形成した後、シリコン基板10をエッチングストッパとしてシリコン窒化膜7がエッチングされる。この後、再び、熱酸化を行い、約6nmのシリコン酸化膜8を形成し、CVDにより、約20nmのシリコン窒化膜9を形成した後、シリコン酸化膜8をエッチングストッパとしてシリコン窒化膜9がエッチングされる。

請求項（抜粋）：

シリコン基板上に、下層がポリシリコン、上層が高融点金属からなるゲート電極を形成する工程と、前記シリコン基板上に前記ゲート電極を覆う第1のシリコン窒化膜を形成する工程と、前記第1のシリコン窒化膜をエッチングし、前記第1のシリコン窒化膜を前記ゲート電極の側面に残す工程と、熱酸化により、前記シリコン基板上に第1のシリコン酸化膜を形成する工程と、前記シリコン基板上に前記ゲート電極を覆う第2のシリコン窒化膜を形成する工程と、前記第2のシリコン窒化膜をエッチングし、前記第2のシリコン窒化膜を前記ゲート電極の側面に残す工程とを具備することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 29/43

FI (2件)：

H01L 29/78 301 G ,  H01L 29/62 G

Fターム (22件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD17 ,  4M104EE03 ,  4M104EE05 ,  4M104GG08 ,  5F040EC02 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040EK01 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FA16 ,  5F040FA17 ,  5F040FA18 ,  5F040FA19 ,  5F040FB02 ,  5F040FC02 ,  5F040FC21