特許
J-GLOBAL ID：200903064053670788
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-201033
公開番号（公開出願番号）：特開平5-048046
出願日： 1991年08月12日
公開日（公表日）： 1993年02月26日
要約：
【要約】【目的】 不揮発性メモリの製造方法に関し,レジストの二重塗布の不要な工程を提供し,メモリセル部の誤エッチングを防止することを目的とする。【構成】 基板1上にゲート絶縁膜6を介して第1のゲート材料膜7を被着し,2層ゲートFET の浮遊ゲート部と1層ゲートFET 部に第1のレジスト膜8を形成し,第1のレジスト膜8をマスクにして,第1のゲート材料膜をエッチングし,残った第1のゲート材料膜7の表面に絶縁膜9を形成し,2層ゲートFET 部に第2のレジスト膜11を形成し,第2のレジスト膜をマスクにして該絶縁膜をエッチングし,基板上に第2のゲート材料膜10を被着し,2層ゲートFET の制御ゲート部および1層ゲートFET のゲート部に第3のレジスト膜12を形成し,第3のレジスト膜をマスクにして,第2のゲート材料膜および第1のゲート材料膜をエッチングように構成する。
請求項（抜粋）：
浮遊ゲートと制御ゲートからなる2層ゲート電界効果トランジスタ(FET) と制御ゲートのみからなる1層ゲートFET を同一半導体基板(1) 上に形成する際,該基板(1) 上にゲート絶縁膜(6) を介して第1のゲート材料膜(7) を被着する工程と,2層ゲートFET の浮遊ゲート部と1層ゲートFET 部に第1のレジスト膜(8) を形成する工程と,該第1のレジスト膜(8) をマスクにして,該第1のゲート材料膜(7) をエッチングし,該第1のレジスト膜(8) を剥離する工程と,残った該第1のゲート材料膜(7) の表面に絶縁膜(9) を形成する工程と,2層ゲートFET 部に第2のレジスト膜(11)を形成する工程と,該第2のレジスト膜(11)をマスクにして該絶縁膜(9) をエッチングし,該第2のレジスト膜(11)を剥離する工程と,該基板上に第2のゲート材料膜(10)を被着する工程と,2層ゲートFET の制御ゲート部および1層ゲートFET のゲート部に第3のレジスト膜(12)を形成する工程と,該第3のレジスト膜(12)をマスクにして,該第2のゲート材料膜(10)および該第1のゲート材料膜(7) をエッチングし, 該第3のレジスト膜(12)を剥離する工程と,形成された各ゲートに自己整合して,該基板に不純物を導入して各FETのソースドレインを形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 29/78 371
