特許
J-GLOBAL ID：200903064061796570
CMOS半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-258393
公開番号（公開出願番号）：特開平5-075041
出願日： 1991年09月10日
公開日（公表日）： 1993年03月26日
要約：
【要約】【目的】NMOSトランジスタ及びPMOSトランジスタの何れにおいてもパンチスルーを生じにくくして、短チャネル化による高密度化を可能にする。【構成】PMOSトランジスタ26の活性領域18になっているSi層14が、NMOSトランジスタ24の活性領域17になっているSi層14よりも薄い。このため、PMOSトランジスタ26の閾値電圧を調整するために、PMOSトランジスタ26の活性領域18になっているSi層14にp型不純物を導入して、Si層14の不純物濃度が低くなっても、このSi層14が薄いので、チャネル領域におけるゲート電界の支配性が高く、PMOSトランジスタ26でもパンチスルーが生じにくい。
請求項（抜粋）：
NMOSトランジスタの活性領域になっている半導体層よりも薄い半導体層が活性領域になっているPMOSトランジスタを少なくとも一部に有しているCMOS半導体装置。
IPC (2件)：
H01L 27/092
, H01L 29/784
H01L 27/08 321 B
, H01L 29/78 301 C
