特許

J-GLOBAL ID：200903064077113529

2重ポート式スタティック・ランダム・アクセス・メモリ・セル

発明者： サン・ホー・ドン ,  ユン・ジョン・シン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-088725
公開番号（公開出願番号）：特開平5-166375
出願日： 1992年04月09日
公開日（公表日）： 1993年07月02日
要約：

【要約】 (修正有)【目的】 両方のポートとの間での非同期的アクセスが可能で、過電位の使用によりトランジスタに応力のかからない、トランジスタ6個の2重ポート式SRAMセルを提供する。【構成】 2重ポート式SRAMは、第1と第2のワード線44、46、第1と第2のビット線36、42、交差結合された1対の半導体メモリ・デバイス24、26、第1ビット線36と一方の半導体メモリ・デバイス24の間に接続され、その制御電極が第1ワード線44に接続されている第1アクセス半導体28、及び第2ビット線42と他方の半導体メモリ・デバイス26の間に接続され、その制御電極が第2ワード線46に接続されている第2アクセス半導体26を含む。書込み回路が書込み電位を印加する際、第2アクセス半導体34の電位が適正な論理レベルを示すように、電源線50の電圧レベルをその低下前のレベルの50%より少なく低下させる回路も設ける。

請求項（抜粋）：

第1と第2のワード線及び第1と第2のビット線と、真論理レベル及び補論理レベルを記憶する双安定回路となるように交差結合され、共通電位と電源線の間に結合されている、1対の半導体メモリ・デバイスと、上記第1ビット線と上記の一方の半導体メモリ・デバイスの間に接続され、その制御電極が上記第1ワード線に接続されている、第1アクセス半導体と、上記第2ビット線と上記の他方の半導体メモリ・デバイスの間に接続され、その制御電極が上記第2ワード線に接続されている、第2アクセス半導体と、上記第1ビット線及び第1ワード線に書込み電位を印加して、上記半導体メモリ・デバイスの導通状態を切り換える書込み手段と、上記書込み手段が上記書込み電位を印加する際、上記の電源線上に、低下前の電圧レベルの50%より少なく低下した電圧レベルを印加し、これにより、上記第2アクセス半導体の論理レベルが上記第2アクセス半導体の論理状態と整合する論理レベルを示し続けるようにする手段とを含む、2重ポート式スタティック・ランダム・メモリ・セル。

IPC (2件)：

G11C 11/41 ,  G11C 11/401

FI (2件)：

G11C 11/34 K ,  G11C 11/34 362 G

引用特許：

審査官引用 (2件)

• 特開昭60-236187
  
• 特開昭55-064686