特許
J-GLOBAL ID：200903064133815884
主記憶装置の排他制御回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-027065
公開番号（公開出願番号）：特開平5-225117
出願日： 1992年02月14日
公開日（公表日）： 1993年09月03日
要約：
【要約】【目的】ソフトウェアのタスク処理時間の短縮および主記憶装置の使用効率を向上させることの可能な主記憶装置の排他制御回路を提供すること。【構成】任意のCPUから主記憶装置へのアクセス動作時に、アドレス情報とアクセス・ロック情報とアクセス・ロックしたCPUのCPU識別コードとを受信し格納する記憶部16と、今受信した情報と既に蓄積している情報とを比較する比較回路18と、任意のCPUから主記憶装置にアクセスするときのバス使用要求に対する調停を行うと共に共通領域に対するアクセスであって、比較回路18の比較し、CPU識別コードが一致しているかあるいはアクセス・ロックがなされていない場合には、記憶部16が受信したアドレス情報とバス使用要求時のアクセス・ロック情報とCPU識別コードとを記憶部16内に蓄えるとともに主記憶装置にアクセス要求したCPUに対しバス使用許可を出すバス調停部12とを有する。
請求項（抜粋）：
複数のプロセッサがバスを介して接続する共通領域を持つ主記憶装置の排他制御回路において、任意のプロセッサから前記主記憶装置へのアクセス動作時にアドレス情報とアクセス・ロック情報とアクセス・ロックしたプロセッサのプロセッサ識別コードとを受信し格納する記憶部と、この記憶部が前記受信した情報と前記記憶部が既に蓄積している情報とを共に受入れ比較する比較回路と、任意のプロセッサから前記主記憶装置にアクセスするときのバス使用要求に対してはバス使用優先度の比較及びバスを現在使用中か否かの調停を行うと共に前記共通領域に対するアクセスであって前記比較回路の比較した結果プロセッサ識別コードが一致しているかあるいはアクセス・ロックがなされていない場合には、前記記憶部が受信したアドレス情報とバス使用要求時のアクセス・ロック情報とバス使用要求した前記プロセッサのプロセッサ識別コードとを前記記憶部内に蓄えるとともに前記主記憶装置にアクセス要求した前記プロセッサに対しバス使用許可を出すバス調停部とを有することを特徴とする主記憶装置の排他制御回路。
IPC (3件)：
G06F 13/16 510
, G06F 12/00 572
, G06F 15/16 350
