特許

J-GLOBAL ID：200903064170275903

PLL回路

発明者： 堀 英俊
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-229132
公開番号（公開出願番号）：特開平8-097711
出願日： 1994年09月26日
公開日（公表日）： 1996年04月12日
要約：

【要約】【目的】 周波数間隔の小さいかつ安定な発振周波数を生成することが可能なPLL回路を提供する。【構成】 VCO10の出力をプリスケーラ11及びメインカウンタ12で分周し、この分周出力をシフトレジスタ13で、順次シフトさせ1〜4段のシフト出力(4個の時系列パルス列)を生成する。プリスケーラ11の分周比をjまたはj+1に制御信号qに応じて可変することで、全分周比を分数に設定でき、周波数間隔を小さくできる。各時系列パルス列と基準信号ref との各位相差を合成部27で検出合成し、LPF28を介してVCO10の制御電圧とする。

請求項（抜粋）：

電圧制御発振手段の発振出力を分周してこの分周出力と所定基準周波数信号との位相比較を行いこの位相差情報に応じて前記電圧制御発振手段の発振周波数を制御するようにしたPLL回路であって、前記電圧制御発振手段の発振出力を外部制御信号に応じてjまたはj+1の分周比(jは正の整数)で分周する第1の分周手段と、この分周出力を更にn分周比(nは正の整数)で分周する第2の分周手段と、前記第2の分周手段の分周出力を元に前記第1の分周出力に同期しかつ位相が順次ずれたα個(αは2以上の整数)の時系列パルス列を生成する時系列パルス生成手段と、前記基準周波数信号と前記α個の時系列パルス列の各々との位相差を検出してこれ等位相差を加算合成して前記位相差情報として導出する位相比較手段と、を含むことを特徴とするPLL回路。