特許

J-GLOBAL ID：200903064179254135

半導体集積回路

発明者： 高垣 俊一
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-011597
公開番号（公開出願番号）：特開平8-201481
出願日： 1995年01月27日
公開日（公表日）： 1996年08月09日
要約：

【要約】【目的】故障診断のためのスキャン・パス設計になっており且つ同期的に動作する半導体集積回路であって、内部クロックと同等の高周波でディレイ・パルス試験を行なえる半導体集積回路を提供する。【構成】比較的低周波のクロック信号を外部から入力して、入力クロックに基づいて半導体集積回路の通常動作時と同じ比較的高周波のクロック信号を内部のクロック発生部(例えばPLL回路)で発生して、内部クロック信号の周期と同じ遅延幅をもつディレイ・パルスを生成するようにした。したがって、該ディレイ・パルスをタイミングとしてスキャン・パス試験すれば、半導体集積回路の通常の動作と同じAC的な試験を行なえるので、クロック・スキューの問題も充分検証することができる。

請求項（抜粋）：

スキャン・パス設計された複数の順序回路を含む回路ブロックで構成され、且つ同期的に動作する半導体集積回路において、内部回路の動作を検査するためのテスト・パターンを外部から受け取るためのテスト・パターン入力部と、第1の周期をもつ第1のクロック信号を外部から受け取るためのクロック入力部と、第1のクロック信号に基づいて第1の周期よりも短い第2の周期をもつ第2のクロック信号を発生するクロック発生部と、第2のクロック信号に基づいて第2の周期だけ間隔をおいた2つのパルス波からなるディレイ・パルスを発生するディレイ・パルス発生部とを含み、該ディレイ・パルスをクロックに用いてスキャン・パス回路を試験可能なことを特徴とする半導体集積回路。

IPC (2件)：

G01R 31/28 ,  H01L 21/66

FI (2件)：

G01R 31/28 G ,  G01R 31/28 V

引用特許：

審査官引用 (4件)

• 特開平4-128661
  
• 特開平2-287271
  
• 特開平3-068878
  
• 特開平3-068878