特許

J-GLOBAL ID：200903064200258448

メモリセル、メモリセルの製造方法、半導体記憶装置及び電子機器

発明者： 宗野 秀弘
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-160598
公開番号（公開出願番号）：特開2001-338992
出願日： 2000年05月30日
公開日（公表日）： 2001年12月07日
要約：

【要約】【課題】 従来のDRAM並みの簡素な構成であってさらに低消費電力化を図るメモリセル、メモリセルの製造方法、そのメモリセルを含む半導体記憶装置及び電子機器を提供する。【解決手段】 ソース領域/ドレイン領域がBLとノードQとに接続されゲート電極がWLに接続されたn型MOSトランジスタ50に対し、ノードQに他端が接地されたキャパシタ54とソース領域及びゲート電極が互いに接続されドレイン領域が電源線に接続されるn型MOSトランジスタ52を接続する。MOSトランジスタ50とMOSトランジスタ52の駆動能力を、各トランジスタのチャネル長及びチャネル幅を制御して、ノードQの電位がリークにより上昇することを回避する。また、基板上に形成した凸部の対向する両側壁の高さ方向をチャネル長とするようにMOSトランジスタ50、52を形成することで、従来のDRAM並みの面積で、リフレッシュ動作の不要なメモリセルを実現する。

請求項（抜粋）：

ワードラインが活性化されたときビットラインを介して読み書き可能な1ビットの情報を保持するメモリセルであって、ゲート電極に前記ワードラインが接続されソース領域/ドレイン領域にビットライン若しくは記憶ノードが接続されたn型の第1のトランジスタと、ゲート電極及びソース領域に前記記憶ノードが接続されドレイン領域に電源線が接続されたn型の第2のトランジスタと、前記記憶ノードと接地線との間に接続されたキャパシタと、を含むことを特徴とするメモリセル。

IPC (4件)：

H01L 21/8242 ,  H01L 27/108 ,  H01L 21/8244 ,  H01L 27/11

FI (2件)：

H01L 27/10 321 ,  H01L 27/10 381

Fターム (9件)：

5F083AD03 ,  5F083GA05 ,  5F083GA09 ,  5F083GA28 ,  5F083JA35 ,  5F083JA39 ,  5F083PR03 ,  5F083PR21 ,  5F083PR22