特許

J-GLOBAL ID：200903064229491028

半導体装置およびその製造方法

発明者： 松谷 哲也
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願2001-012585
公開番号（公開出願番号）：特開2002-217414
出願日： 2001年01月22日
公開日（公表日）： 2002年08月02日
要約：

【要約】【課題】 3nm以下の極薄ゲート酸化膜を有するゲート電極構造を高精度に加工し、サリサイド形成を可能にする半導体装置ならびにその製造方法を提供すること。【解決手段】 poly-Siゲート電極13のドライエッチングをBあるいはPを含んだシリコン酸化膜14をマスクとしてエッチングを行い、その後BあるいはPを含んだシリコン酸化膜14を選択的に除去する。poly-Si膜のゲート電極ドライエッチングにおいて3nm以下の極薄ゲート酸化膜12を突き破ることがなく、かつサリサイド形成が実現でき、トランジスタの高電流駆動能力、低抵抗化が実現できる。

請求項（抜粋）：

半導体基板上に、ゲート絶縁膜、多結晶シリコン膜、及びホウ素あるいは燐の少なくとも一方がドープされたシリコン酸化膜を順次積層し、前記ドープされたシリコン酸化膜のパターンを形成する工程と、前記ドープされたシリコン酸化膜のパターンをマスクとして、前記多結晶シリコン膜をエッチングする工程と、前記ドープされたシリコン酸化膜を選択的に除去する工程とを含む、ことを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 29/78 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/3065 ,  H01L 21/3213 ,  H01L 21/8238 ,  H01L 27/092

FI (6件)：

H01L 21/28 F ,  H01L 21/28 301 D ,  H01L 29/78 301 G ,  H01L 21/302 F ,  H01L 21/88 C ,  H01L 27/08 321 D

Fターム (81件)：

4M104BB01 ,  4M104BB20 ,  4M104BB25 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD37 ,  4M104DD43 ,  4M104DD64 ,  4M104DD67 ,  4M104DD71 ,  4M104DD78 ,  4M104DD84 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F004AA04 ,  5F004AA05 ,  5F004BA20 ,  5F004BB13 ,  5F004DA00 ,  5F004DA20 ,  5F004DA25 ,  5F004DA26 ,  5F004DA29 ,  5F004DB02 ,  5F004DB04 ,  5F004DB05 ,  5F004DB06 ,  5F004EA06 ,  5F004EA10 ,  5F004EA34 ,  5F004EB02 ,  5F033HH04 ,  5F033HH25 ,  5F033HH27 ,  5F033KK01 ,  5F033KK25 ,  5F033KK27 ,  5F033LL04 ,  5F033MM07 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ15 ,  5F033QQ20 ,  5F033QQ28 ,  5F033QQ35 ,  5F033QQ70 ,  5F033QQ73 ,  5F033VV06 ,  5F033WW01 ,  5F033WW04 ,  5F033XX31 ,  5F040DA00 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EC28 ,  5F040EF02 ,  5F040EK05 ,  5F040FA05 ,  5F040FB02 ,  5F040FC00 ,  5F040FC19 ,  5F040FC21 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB12 ,  5F048BC06 ,  5F048BF06 ,  5F048BG01 ,  5F048BG13 ,  5F048DA25