特許

J-GLOBAL ID：200903064276798956

埋め込んだDRAMと論理デバイスとを有する集積回路の製造プロセス

発明者： フィリップ ダブリュ.ディオダトー ,  チュン-ティン リウ
出願人/特許権者： アギア システムズ ガーディアン コーポレーション
代理人 (1件)： 岡部 正夫 (外11名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-107869
公開番号（公開出願番号）：特開2001-352044
出願日： 2001年04月06日
公開日（公表日）： 2001年12月21日
要約：

【要約】 (修正有)【課題】 論理デバイスと埋め込んだDRAMデバイスとを有する集積回路を形成するプロセスを提供する。【解決手段】 第1のデバイス領域を、第2のデバイス領域から絶縁する。次に、第1の領域に不純物を注入して論理領域100を形成し、第2領域に不純物を注入してDRAM領域101を形成する。論理デバイス用およびDRAMデバイス用のゲート電極125、126を形成する。次に、基板上のDRAM領域を覆い、論理領域の少なくとも一部が露出する開口部を有露出している論理領域に不純物を注入して、論理デバイスのソースおよびドレインの延長部135、136を形成した後に基板からマスクを除去する。次に、ゲート電極に隣接する誘電体のスペーサ140し、不純物を導入して、論理およびDRAM領域においてデバイスのソースおよびデバイスのドレイン145を形成する。

請求項（抜粋）：

DRAMデバイスを埋め込んだ集積回路の製造方法において、半導体基板の第1の領域を前記半導体基板の第2の領域から絶縁する段階と、前記半導体基板の前記第1の領域にドーパントを導入して論理デバイス領域を形成し、前記半導体基板の前記第2の領域にドーパントを導入してDRAMデバイス領域を形成する段階と、前記論理デバイス領域において論理デバイス用のゲート電極を形成し、前記DRAM領域においてDRAMデバイス用のゲート電極を形成する段階と、前記基板上にマスクを形成する段階であって、前記マスクは前記DRAMデバイス領域を覆い、前記論理デバイス領域の少なくとも一部は、前記マスクの開口部を通して露出する、段階と、前記マスクを通して露出した前記論理デバイス領域にドーパントを注入することによって、前記マスクを通して露出した前記論理デバイスのソースおよびドレインの延長部を選択的に形成する段階と、前記基板から前記マスクを除去する段階と、前記ゲート電極に隣接して誘電体のスペーサを形成する段階と、前記基板にドーパントを導入して、前記論理デバイス領域および前記DRAM領域においてデバイスのソースおよびデバイスのドレインを形成する段階とを含む方法。

IPC (3件)：

H01L 27/10 461 ,  H01L 21/8242 ,  H01L 27/108

FI (2件)：

H01L 27/10 461 ,  H01L 27/10 621 Z

Fターム (11件)：

5F083AD10 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083NA01 ,  5F083PR03 ,  5F083PR36 ,  5F083PR40 ,  5F083ZA12