特許
J-GLOBAL ID：200903064348695332
スタテックRAMデバイス
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平4-059566
公開番号（公開出願番号）：特開平5-225786
出願日： 1992年02月14日
公開日（公表日）： 1993年09月03日
要約：
【要約】【目的】 メモリセルのレイアウトを単純化し,アクティブ領域のパターンを単純化するスタテックRAMデバイスを提供する。【構成】 ローデコーダに接続されるワードラインWLが平行する1対の副ワードラインWL11 とWL12 に分岐されてメモリセルMC内の1対のトランスファ・トランジスタQW1とQW2のゲートの上部を通って配置される。トランスファ・トランジスタQW1とQW2が形成された領域の内部に,接地用VSS電源コンタクト部を中心に180度点対称な位置に駆動用トランジスタQN1とQN2とが配置されている。駆動用トランジスタQN1とQN2とはフリップフロップ回路を構成すべくそれらのゲートが交差状に接続されるが,VSS電源コンタクト部の周囲を介して接続される。トランスファ・トランジスタQW1とQW2のソースには対向する位置でビットラインBLコンタクト部と反転ビットライン*BLコンタクト部が形成されていて,接続が容易であり,これらコンタクト部を大きくとれる。アクティブ領域10が単純化された配置構成となっている。
請求項（抜粋）：
マトリクス状に配設された複数のメモリセルのそれぞれが1対のトランスファ・トランジスタとフリップフロップ回路構成される1対の駆動用トランジスタとを有し,逆極性で動作する上記1対のトランスファ・トランジスタの入力点には逆極性の1対のビットラインが接続され,それらの制御点にはワードラインが接続されるスタテックRAMデバイスであって,上記ワードラインのそれぞれが上記メモリセルにおいて同相の1対の副ワードラインに分岐されて上記駆動用トランジスタのそれぞれの制御点に接続されたことを特徴とするスタテックRAMデバイス。
IPC (3件)：
G11C 11/413
, H01L 27/10 371
, H01L 29/784
G11C 11/34 301 A
, H01L 29/78 311 C
