半導体メモリ用のテスト回路

発明者： ,
出願人/特許権者： ,
代理人 (1件)：田澤博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-106681
公開番号（公開出願番号）：特開2001-291400
出願日： 2000年04月07日
公開日（公表日）： 2001年10月19日
要約：

【要約】【課題】低速テスタを用いる場合、ウエハテスト段階で実スペックを満たす周波数でメモリセルアレイの動作テストができないという課題があった。【解決手段】内部クロック発生回路5が、外部クロックの周期を1/4周期ずらして得られた外部クロックイネーブルを基に、外部クロックの周期の2逓倍の内部クロックを出力する。内部ライトコマンド及び内部プリチャージ信号発生回路4が、内部クロックに基づいて、内部ライトコマンドと、前記内部ライトコマンドの立ち上がりエッジから1/4周期ずれたプリチャージ信号1とを出力し、セレクタ10がプリチャージ信号1を内部プリチャージコマンドとして出力し、外部クロックの周期の1/4周期のライトリカバリタイムに基づいて、メモリセルアレイ11の動作をテストする。

請求項（抜粋）：

外部クロックの周期を1/2N周期(Nは正の整数)ずらした外部クロックイネーブルと、第1レベルの第1ライトリカバリテスト信号とを入力し、前記第1レベルの内部クロックイネーブルを出力する内部クロックイネーブル発生回路と、前記第1レベルの内部クロックイネーブルと、前記外部クロックと、前記第1レベルの第1ライトリカバリテスト信号と、前記外部クロックイネーブルとを入力し、前記外部クロックの周期をN逓倍した周期の内部クロックを生成し出力する内部クロック発生回路と、前記内部クロックと、第2レベルの前記外部ライトコマンドと、前記第1ライトリカバリテスト信号と、前記外部クロックとを入力し、内部ライトコマンドと、前記内部ライトコマンドの立ち上がりエッジから1/2N周期ずれた第1プリチャージ信号とを出力する内部ライトコマンド及び内部プリチャージ信号発生回路と、第1ライトリカバリテスト信号のレベルに従って、前記第1プリチャージ信号を選択し、内部プリチャージコマンドとして出力する第1のセレクタとからなる第1制御回路を備え、前記内部ライトコマンドと前記内部プリチャージコマンドとを基に得られる前記外部クロックの1/2N周期のライトリカバリタイムに従って、メモリセルアレイの動作をテストする半導体メモリ用のテスト回路。

IPC (6件)：

G11C 29/00 671 , G01R 31/28 , G01R 31/319 , G11C 11/407 , G11C 11/401 , H01L 21/66

FI (8件)：

G11C 29/00 671 Z , H01L 21/66 F , H01L 21/66 W , G01R 31/28 B , G01R 31/28 P , G01R 31/28 R , G11C 11/34 362 S , G11C 11/34 371 A

Fターム (32件)：

2G032AA07 , 2G032AD06 , 2G032AD07 , 2G032AG07 , 2G032AH04 , 2G032AK01 , 2G032AK11 , 4M106AA01 , 4M106AA02 , 4M106AA08 , 4M106AB01 , 4M106AB07 , 4M106AC01 , 4M106AC10 , 4M106DJ14 , 4M106DJ15 , 4M106DJ17 , 4M106DJ18 , 4M106DJ20 , 4M106DJ32 , 5B024AA15 , 5B024BA21 , 5B024CA11 , 5B024EA01 , 5L106AA01 , 5L106DD00 , 5L106FF01 , 5L106GG03 , 9A001BB03 , 9A001BB05 , 9A001LL05 , 9A001LL08

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