特許

J-GLOBAL ID：200903064396089088

半導体装置およびその製造方法

発明者： 芦原 洋司 ,  藤原 剛
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-028740
公開番号（公開出願番号）：特開2000-228445
出願日： 1999年02月05日
公開日（公表日）： 2000年08月15日
要約：

【要約】【課題】 配線層に隣接している層間絶縁膜の誘電率を低減化できる半導体装置およびその製造方法を提供する。【解決手段】 層間絶縁膜11にスルーホールを形成した後、スルーホールにプラグ13を埋め込む工程と、プラグ13が埋め込まれているスルーホールが配置されている領域の層間絶縁膜11以外の層間絶縁膜11の一部に溝(溝または孔)14を形成する工程と、層間絶縁膜11の一部に形成されている溝(溝または孔)14に、層間絶縁膜11の誘電率よりも低い誘電率を有する絶縁膜15を埋め込む工程とを有するものである。

請求項（抜粋）：

配線層と電気的に接続されているプラグは、層間絶縁膜に形成されているスルーホールに埋め込まれており、前記層間絶縁膜の一部が前記層間絶縁膜の誘電率よりも低い誘電率を有する絶縁膜に置換されていることを特徴とする半導体装置。

IPC (2件)：

H01L 21/768 ,  H01L 21/316

FI (6件)：

H01L 21/90 V ,  H01L 21/316 G ,  H01L 21/316 M ,  H01L 21/90 S ,  H01L 21/90 K ,  H01L 21/90 Q

Fターム (47件)：

5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH18 ,  5F033HH21 ,  5F033JJ04 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK08 ,  5F033KK09 ,  5F033KK11 ,  5F033KK18 ,  5F033KK21 ,  5F033MM08 ,  5F033MM13 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ58 ,  5F033QQ65 ,  5F033RR04 ,  5F033RR09 ,  5F033RR11 ,  5F033RR25 ,  5F033SS04 ,  5F033SS08 ,  5F033SS11 ,  5F033SS15 ,  5F033SS21 ,  5F033TT02 ,  5F033TT04 ,  5F033TT08 ,  5F033XX24 ,  5F033XX25 ,  5F033XX27 ,  5F033XX33 ,  5F058BA20 ,  5F058BD01 ,  5F058BD04 ,  5F058BF02 ,  5F058BF25 ,  5F058BF29 ,  5F058BF46 ,  5F058BH20 ,  5F058BJ02