特許
J-GLOBAL ID：200903064417810734
遅延回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-079673
公開番号（公開出願番号）：特開平5-283992
出願日： 1992年04月01日
公開日（公表日）： 1993年10月29日
要約：
【要約】【目的】ゲートアレイの様に、同一サイズのトランジスタで構成するLSIにおいて、少ないトランジスタで大きな遅延を得る事。【構成】トランジスタ1,2の間に、ドレインとゲートとを接続したトランジスタ3,4を入れ、トランジスタ3のソース電位を次段のトランジスタ5,7のゲートに与え、トランジスタ4のソース電位を次段のトランジスタ6,8のゲートに与えている。これにより、次段のトランジスタ5,7,6,8に与えられるゲートバイアスは、およそ〔VDD-VTNN2-|VTPP2|となり、通常よりも小さくなる為、ドライブ能力は低下し、得られるディレイ値は多くなる。
請求項（抜粋）：
第1,第3のPチャネル型電界効果トランジスタと第4,第2のNチャネル型電界効果トランジスタとの直列体を設け、前記第1,第2のトランジスタのゲートを入力となし、前記第3,第4のトランジスタの共通接続点を前記第3,第4のトランジスタのゲートに接続し、前記第1,第3のトランジスタの共通接続点を第1の出力点となし、前記第4,第2の共通接続点を第2の出力点となした回路を備えたことを特徴とする遅延回路。
IPC (2件)：
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