特許
J-GLOBAL ID：200903064435982569
強誘電体型不揮発性半導体メモリ及びその製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願2002-353171
公開番号（公開出願番号）：特開2004-186518
出願日： 2002年12月05日
公開日（公表日）： 2004年07月02日
要約：
【課題】キャパシタ部の面積低減の達成を可能とし、しかも、キャパシタ部が損傷を受けることを確実に防止し得る、スタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリを提供する。【解決手段】強誘電体型不揮発性半導体メモリは、選択用トランジスタTR、層間絶縁層16、コンタクトプラグ18A、キャパシタ部、及び、配線26から成り、キャパシタ部は、下部電極21、強誘電体層22及び上部電極23から成り、下部電極21と強誘電体層22と上部電極23とは所定の平面形状にパターニングされており、キャパシタ部が形成されていない層間絶縁層16の部分には絶縁層25が形成されており、上部電極23の頂面は絶縁層24から露出しており、配線26は上部電極23の頂面から絶縁層25上を延在している。【選択図】 図1
請求項（抜粋）：
(A)半導体基板に形成された選択用トランジスタ、
(B)選択用トランジスタを覆う層間絶縁層、
(C)層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグ、
(D)キャパシタ部、及び、
(E)配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
(D-1)少なくともコンタクトプラグの頂面上に形成された下部電極、
(D-2)下部電極上に形成された強誘電体層、及び、
(D-3)強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在していることを特徴とする強誘電体型不揮発性半導体メモリ。
IPC (1件)：
FI (1件)：
Fターム (18件)：
5F083FR02
, 5F083JA14
, 5F083JA15
, 5F083JA17
, 5F083JA36
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083JA45
, 5F083JA53
, 5F083MA05
, 5F083MA06
, 5F083MA17
, 5F083NA08
, 5F083PR06
, 5F083PR39
, 5F083PR40
