特許
J-GLOBAL ID：200903064458938222

強誘電体メモリ

発明者：
竹内 義昭

竹内 義昭 について

, 
大脇 幸人

大脇 幸人 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-066689
公開番号（公開出願番号）：特開2001-256775
出願日： 2000年03月10日
公開日（公表日）： 2001年09月21日
要約：
【要約】【課題】 動作中の電源低下に対する動作保証を可能とした強誘電体メモリを提供する。【解決手段】 メモリセルアレイ1は複数のブロックBLKiに分けられている。メモリセルアレイ1の各ブロック毎に、メモリ動作に必要な駆動電圧を発生する昇圧電源回路7が設けられ、外部電源端子につながる電源線8と各昇圧電源回路7の電源供給端子との間には、通常のメモリ動作時はオンを保つ昇圧電源スイッチSWiが設けられている。電源線8の電圧レベル低下を検知する電圧検出回路9と、この電圧検出回路9の出力によりメモリセルアレイ1の選択されているブロックを除き、他のブロックに対応する昇圧電源スイッチSWiをオフにするスイッチ制御回路10が設けられている。
請求項（抜粋）：
複数のブロックに分けられて強誘電体キャパシタを持つメモリセルが配列されたメモリセルアレイと、このメモリセルアレイの各ブロック毎に設けられてメモリ動作に必要な昇圧電圧を発生する昇圧電源回路と、外部電源端子につながる電源線と前記各昇圧電源回路の電源供給端子との間にそれぞれ設けられて通常のメモリ動作時はオンを保つ昇圧電源スイッチと、前記電源線の電圧レベル低下を検知する電圧検出回路と、この電圧検出回路の出力により前記メモリセルアレイの選択されているブロックを除き他のブロックに対応する前記昇圧電源スイッチをオフにするスイッチ制御回路とを有することを特徴とする強誘電体メモリ。
IPC (2件)：
G11C 11/22 ,  G11C 14/00
FI (2件)：
G11C 11/22 ,  G11C 11/34 352 A
Fターム (5件)：
5B024AA03 ,  5B024BA01 ,  5B024BA27 ,  5B024BA29 ,  5B024CA16
引用特許：
審査官引用 (3件)

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