特許

J-GLOBAL ID：200903064514263853

差動入力回路

発明者： 高橋 保彦
出願人/特許権者： 新日本製鐵株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平9-211348
公開番号（公開出願番号）：特開平11-041080
出願日： 1997年07月22日
公開日（公表日）： 1999年02月12日
要約：

【要約】【課題】 常に一定な伝達遅延時間を持つ差動入力回路を提供する。【解決手段】 NMOSトランジスタN1に直列にNMOSトランジスタN1と同一導電型のNMOSトランジスタN3が接続され、参照信号がNMOSトランジスタN2、N3の各ゲートに供給される。NMOSトランジスタN1、N3の各ゲート幅は、NMOSトランジスタN2のゲート幅の倍の長さに設定されている。したがって、立ち下がり時の電流i1と、立ち上がり時のi2とがほぼ等しくなり、差動出力端子10に対して出力される信号の立ち上がり波形と立ち下がり波形がほぼ等しくなる。また、電流制限回路2を設けることにより、立ち上がりと立ち下がりの伝達遅延時間をほぼ等しくできる。

請求項（抜粋）：

入力信号が供給される第1のトランジスタと、参照信号が供給される第2のトランジスタと、前記第1及び第2のトランジスタと異なる導電型を有する1対のトランジスタとを備えるカレントミラー回路を有する差動入力回路であって、前記第1のトランジスタに直列に前記第1のトランジスタと同一の導電型の電流制限用トランジスタを接続し、前記電流制限用トランジスタのゲートに前記参照信号を供給することを特徴とする差動入力回路。