特許
J-GLOBAL ID：200903064539973480
絶縁ゲート型バイポーラトランジスタとその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-081918
公開番号（公開出願番号）：特開平5-090593
出願日： 1992年04月03日
公開日（公表日）： 1993年04月09日
要約：
【要約】【目的】 低いオン抵抗を有しつつ、過大な電流の流れることを防止するIGBTを得る。【構成】 p+ 基板1の上側主面付近では従来のIGBTと同様にn+ 層2A、n- 層2B、pウェル領域3、n+ 拡散領域4、ゲート酸化膜5、ゲート電極6エミッタ電極8が備えられている。p+ 基板1の下側主面にはn+ 層2Aに達しないようにn+ 拡散領域10が形成され、これはp+ 基板1と共にコレクタ電極9に接続されている。【効果】 エミッタ電極とコレクタ電極との電位差が小さい場合にはp+基板からホールがn- 層へ注入され、低いオン抵抗を得ることができる。エミッタ電極とコレクタ電極との電位差が大きい場合にはn+拡散領域から延びる空乏層がn+ 層にリーチスルーし、ホール注入量が過大となるのを抑制する。
請求項（抜粋）：
第1及び第2主面を有する第1導電型の第1半導体層と、前記第1半導体層の前記第1主面上に形成された第2導電型の第2半導体層と、前記第2半導体層の、前記第1半導体層と反対側にある表面に選択的に形成された第1導電型の第3半導体層と、前記第3半導体層の表面に選択的に形成された第2導電型の第4半導体層と、前記第2半導体層と前記第4半導体層とで挟まれた前記第3半導体層の前記表面上に形成された絶縁層と、前記絶縁層中に形成された制御電極と、前記第3半導体層及び前記第4半導体層のいずれにも接続するように形成された第1電極と、前記第1半導体層の前記第2主面に、前記第2半導体層に接しないように選択的に形成された第2導電型の第5半導体層と、前記第1半導体層の前記第2主面上及び第5半導体層のいずれにも接続するように形成された第2電極と、を備える絶縁ゲート型バイポーラトランジスタ。
IPC (3件)：
H01L 29/784
, H01L 21/331
, H01L 29/73
H01L 29/78 321 J
, H01L 29/72
