特許

J-GLOBAL ID：200903064573974720

寄生トランジスタのトリガリングを防ぐ方法および補助回路

発明者： エンリコ・シャン ,  ファブリツィオ・マルティニョーニ ,  リッカルド・デペトロ
出願人/特許権者： エスジーエス-トムソン・マイクロエレクトロニクス・ソチエタ・ア・レスポンサビリタ・リミタータ
代理人 (1件)： 曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-184678
公開番号（公開出願番号）：特開平11-127066
出願日： 1998年06月30日
公開日（公表日）： 1999年05月11日
要約：

【要約】【課題】 電子回路の出力段の寄生トランジスタのトリガリングを防ぐ方法とその関連補助回路を得る。【解決手段】 電子回路の出力段(2)が、それぞれソース端子、ゲート端子、ドレイン端子およびボディ端子を有するプルアップPMOS形の少なくとも1つのトランジスタM2と、前記ボディ端子に接続された端子を有する寄生バイポーラ・トランジスタ(3)とのトランジスタ対(M1、M2)を含む寄生トランジスタのトリガリングを防ぐ方法において、プルアップPMOSトランジスタのボディ端子とソース端子の間に接続されたキャパシタ(C1)を提供するステップと、制御回路(5)を使って、プルアップPMOSトランジスタのボディ効果を抑制するステップとを含むことを特徴とする。

請求項（抜粋）：

電子回路の出力段(2)の寄生トランジスタのトリガリングを防ぐ方法であって、前記段(2)が、それぞれソース端子、ゲート端子、ドレイン端子およびボディ端子を有するプルアップPMOS形の少なくとも1つのトランジスタM2と、前記ボディ端子に接続された端子を有する寄生バイポーラ・トランジスタ(3)とのトランジスタ対(M1、M2)を含む寄生トランジスタのトリガリングを防ぐ方法において、前記プルアップPMOSトランジスタのボディ端子とソース端子の間に接続されたキャパシタ(C1)を提供するステップと、制御回路(5)を使って、前記プルアップPMOSトランジスタのボディ効果を抑制するステップとを含むことを特徴とする寄生トランジスタのトリガリングを防ぐ方法。

IPC (7件)：

H03K 17/08 ,  G11C 11/413 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 17/687 ,  H03K 19/0175 ,  H03K 19/003

FI (6件)：

H03K 17/08 C ,  H03K 19/003 E ,  G11C 11/34 341 A ,  H01L 27/08 321 L ,  H03K 17/687 F ,  H03K 19/00 101 F