特許
J-GLOBAL ID：200903064595195091
連想メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-046949
公開番号（公開出願番号）：特開平5-250880
出願日： 1992年03月04日
公開日（公表日）： 1993年09月28日
要約：
【要約】【目的】ピーク時の消費電力の少ない連想メモリ装置を提供する。【構成】メモリセルアレイ2を中心に左右にセンスアンプ列3a,3bと、コンパレータ列4a,4bとを配置する。さらに、メモリセルアレイ2の上部にビットアドレスデコーダ1とコントロールブロック8とを配置する。そして、メモリセルアレイ2の奇数行とセンスアンプ列3aとコンパレータ列4aとを第1のグループに、メモリセルアレイ2の偶数行とセンスアンプ列3bとコンパレータ列4bとを第2のグループにする。各グループで、イコライズと、読み出し及び比較との動作タイミングをずらせ、一方のグループでの読み出し中は、他方のグループはイコライズ中とする。この結果、センスアンプのうちの半分を同時に動作させることでピーク電力の低下を図る。そして、電力消費が平均化され、ピーク値の低減が実現する。同時に、誤動作に対するマージンも大きくなるので、高周波数での動作が可能になる。
請求項（抜粋）：
メモリセルを行列状に配置し、各書き込み及び読み出しの制御線を列方向に、各書き込み及び読み出しのデータ線を行方向に設け、ビットアドレスデコーダにより各列単位でアクセスされ、ワードアドレスデコーダにより各行単位にアクセスされるように構成されたワードパラレル・ビットシリアル型のメモリセルアレイと、該メモリセルアレイの各メモリセル行の入出力端に配置され、データ線上のデータを増幅する複数のセンスアンプ列と、該センスアンプ列の入出力端に配置され、外部より入力される参照データと前記メモリセルアレイに記憶されたデータの比較を行なう複数のコンパレータ列とを備え、前記メモリセルアレイのデータを各行同時に、各列順次に読み出して、該データと前記参照データとを順次前記コンパレータ列で比較して一致判定を行なう連想メモリ装置であって、前記メモリセルアレイとセンスアンプ列とコンパレータ列とを2つ以上のグループに分割して、該各グループ毎に異なるタイミングで前記メモリセルアレイのデータを読み出して比較する動作手段を備えていることを特徴とする連想メモリ装置。
IPC (2件)：
G11C 15/04
, H01L 27/10 481
