特許
J-GLOBAL ID：200903064598986731
記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
宮園 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-205440
公開番号（公開出願番号）：特開平5-028291
出願日： 1991年07月22日
公開日（公表日）： 1993年02月05日
要約：
【要約】【目的】 ハッシュメモリを用いると共に、ハッシュ衝突時の待避領域を備えた記憶装置において、ハッシュメモリの不良による歩留まり低下を抑える。【構成】 ハッシュ衝突時の待避領域として連想メモリ部602を有するマッチングメモリにおいて、ハッシュメモリ601の各アドレス毎に当該アドレスに不良ビットが存在するか否かを示す1ビットのチェックビットCBを追加し、演算器101からのハッシュアドレスに従って読み出されたCBを、プレゼンスビットPB同様,制御部606に入力する。このCBを格納する記憶領域は例えばEPROMで構成し、製造時や出荷時のチップテストでメモリ不良が発見された場合は、不良ビットが存在するアドレスのCBをEBカット等で電気的に“1”にする。制御部606は、CBが“1”の場合はハッシュ衝突と見做してハッシュ衝突時と同様の制御を行い、強制的に連想メモリ部602でパケットの待ち合わせを行う。これにより、不良ビットが存在するハッシュメモリでも、不良チップとせずに使用することができる。
請求項（抜粋）：
ハッシュメモリを用いると共に、ハッシュ衝突時の待避領域を備えた記憶装置において、上記ハッシュメモリの各アドレス毎に当該アドレスに不良ビットが存在するか否かを示すフラグを備えると共に、ハッシュメモリから読み出された上記フラグが不良ビットの存在を示すときはハッシュ衝突が生じたものと見做す制御手段を備えたことを特徴とする記憶装置。
IPC (2件)：
G06F 15/82
, G06F 12/00 593
