薄膜トランジスタと表示装置及び薄膜半導体装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴木晴敏
公報種別：公開公報
出願番号（国際出願番号）：特願平11-273637
公開番号（公開出願番号）：特開2001-102584
出願日： 1999年09月28日
公開日（公表日）： 2001年04月13日
要約：

【要約】【課題】従来のボトムゲート型薄膜トランジスタは、チャネル領域とドレイン領域の間に電界緩和領域が平面的に配置した複雑な構造になっており、製造プロセスの工程数が増える為、スループットが悪いという課題が有る。【解決手段】先ず、第一加工工程で、絶縁性の基板0に導電性物質を成膜した後エッチングしてゲート電極1に加工する。次に、ゲート電極1の上にゲート絶縁膜23を形成する工程と、ゲート絶縁膜23の上に多結晶性の半導体薄膜5を形成してゲート電極1に重なる半導体薄膜5の部分をチャネル領域Chとするチャネル形成工程を行なう。この後、半導体薄膜1の上に導電性の積層を成膜した後エッチングし、チャネル領域Chの両端に位置するドレインD側及びソースS側の電極に加工して薄膜トランジスタを作る第二加工工程とを行なって、ドレイン側の電極9Dの下に位置する半導体薄膜1の部分にドレイン電界を緩和する機能を付与する。

請求項（抜粋）：

絶縁性の基板に形成されたゲート電極と、該ゲート電極の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成され該ゲート電極に重なる部分がチャネル領域になる多結晶性の半導体薄膜と、該チャネル領域の両端に連続する半導体薄膜の部分に上から重ねて形成されたソース側及びドレイン側の電極とからなり、ドレイン側の電極の下に位置する半導体薄膜の部分がドレイン電界を緩和する電界緩和領域として機能することを特徴とする薄膜トランジスタ。

IPC (4件)：

H01L 29/786 , G02F 1/1368 , G09F 9/30 338 , H01L 21/336

FI (5件)：

G09F 9/30 338 , H01L 29/78 616 V , G02F 1/136 500 , H01L 29/78 619 B , H01L 29/78 627 G

Fターム (78件)：

2H092HA06 , 2H092JA24 , 2H092JA41 , 2H092JA44 , 2H092JA46 , 2H092KA04 , 2H092KA05 , 2H092KA18 , 2H092KB24 , 2H092KB25 , 2H092MA14 , 2H092MA17 , 2H092MA30 , 2H092NA07 , 2H092NA27 , 2H092NA29 , 2H092PA08 , 2H092PA09 , 2H092QA07 , 2H092QA13 , 2H092QA14 , 5C094AA12 , 5C094AA44 , 5C094BA03 , 5C094BA12 , 5C094BA43 , 5C094CA19 , 5C094CA24 , 5C094DA14 , 5C094DA15 , 5C094EA04 , 5C094EA07 , 5C094EB02 , 5C094ED15 , 5C094FB12 , 5C094FB14 , 5C094FB15 , 5C094GB10 , 5F110AA01 , 5F110AA04 , 5F110AA13 , 5F110AA16 , 5F110AA18 , 5F110AA30 , 5F110BB01 , 5F110BB04 , 5F110CC07 , 5F110DD02 , 5F110EE04 , 5F110EE44 , 5F110FF02 , 5F110FF03 , 5F110FF29 , 5F110GG02 , 5F110GG13 , 5F110GG25 , 5F110GG45 , 5F110HK03 , 5F110HK04 , 5F110HK09 , 5F110HK16 , 5F110HK22 , 5F110HK25 , 5F110HK27 , 5F110HK33 , 5F110HK35 , 5F110HL07 , 5F110HM18 , 5F110NN02 , 5F110NN04 , 5F110NN23 , 5F110NN35 , 5F110NN41 , 5F110NN52 , 5F110NN72 , 5F110NN80 , 5F110PP03 , 5F110QQ19

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