半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：佐藤隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-017435
公開番号（公開出願番号）：特開平11-220123
出願日： 1998年01月29日
公開日（公表日）： 1999年08月10日
要約：

【要約】【課題】側壁保護膜を用いながらドライエッチングにより素子形成層を所定のパターンに形成する際に生じるエッチングレートの相違に起因するサイドエッチングの発生を防止し、サリサイド工程により形成されるチタニウムシリサイド等の金属シリサイドの形成面積が小さくなって、いわゆる細線効果に伴う抵抗上昇を抑制して、信頼性の高い半導体装置を製造する製造方法を提供する。【解決手段】素子形成層を側壁保護膜を用いて所定のパターンに形成するためのドライエッチング工程を有する半導体装置の製造方法において、前記ドライエッチング工程は、側壁保護膜の膜厚が厚い状態でドライエッチングを行う工程と、側壁保護膜の膜厚が薄い状態でドライエッチングを行う工程とからなる半導体装置の製造方法。

請求項（抜粋）：

素子形成層を側壁保護膜を用いて所定のパターンに形成するためのドライエッチング工程を有する半導体装置の製造方法において、前記ドライエッチング工程は、側壁保護膜の膜厚を変化させてドライエッチングを行う工程である、半導体装置の製造方法。

IPC (2件)：

H01L 29/78 , H01L 21/3065

FI (2件)：

H01L 29/78 301 G , H01L 21/302 J

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