特許
J-GLOBAL ID：200903064707672084
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平5-111181
公開番号（公開出願番号）：特開平6-303131
出願日： 1993年04月15日
公開日（公表日）： 1994年10月28日
要約：
【要約】【目的】 PLL回路において、広キャプチュアレンジと狭帯域および低定常位相偏差を同時に満足する。【構成】 位相比較周波数の高いループI と位相比較周波数の低いループIIの二つのループを有し、位相比較周波数の低いループIIは位相比較周波数の高いループI よりも、応答速度を十分高く設定している。
請求項（抜粋）：
入力端子に入力されたクロック信号と出力クロックをN(N:任意の自然数)分周回路によって分周したクロックとの位相差を検出し第1の誤差信号を発生する第1の位相比較器と、前記第1の誤差信号の低周波成分を抽出する第1の低域フィルタと、この第1の低域フィルタの抽出信号を増幅する第1の増幅器と、この第1の増幅器の出力信号に応答して前記出力クロックを周波数制御して送出する電圧制御発振器により構成される第1のループと、前記入力端子に入力されたクロック信号を第1のM(M:任意の自然数)分周回路によりM分周した1/Mクロック信号と前記出力クロックを前記N分周回路と第2のM分周回路によってN×M分周したクロックとの位相差を検出し第2の誤差信号を発生する第2の位相比較器と、前記第2の誤差信号の低周波成分を抽出する第2の低域フィルタと、この第2の低域フィルタの抽出信号を増幅する第2の増幅器と、この第2の増幅器の出力信号に応答して前記出力クロックを周波数制御して送出する電圧制御発振器により構成され前記第1のループよりも応答速度の高い第2のループの、二つのループにより構成されることを特徴とするPLL回路。
引用特許：
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