特許

J-GLOBAL ID：200903064743497922

遅延時間改良方式

発明者： 辻 慎一
出願人/特許権者： 北陸日本電気ソフトウェア株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-054513
公開番号（公開出願番号）：特開平6-266795
出願日： 1993年03月16日
公開日（公表日）： 1994年09月22日
要約：

【要約】【目的】論理回路において、パスの始点側と終点側のクロック分配系の接続を変更することによって、クリティカルパスの遅延時間を改善する。【構成】遅延解析手段3が求めた遅延解析結果より、少段数クロックパス探索手段5が、クリティカルパスのクロックスキューガ減少するクロックパスを探索し、クロックパス変更手段7は、論理回路をそのクロックパスを用いた回路に変更する。

請求項（抜粋）：

論理回路イメージおよび論理回路情報を格納する論理回路情報格納手段と、遅延時間の設計基準値を格納する設計基準値格納手段と、前記論理回路イメージおよび論理回路情報と前記設計基準値とを入力し遅延解析を行い遅延解析結果を出力する遅延解析手段と、前記遅延解析結果を格納する遅延解析結果格納手段と、前記論理回路イメージおよび論理回路情報と前記遅延解析結果とにもとづいて遅延時間の設計基準値に違反するパスであるクリティカルパスのクロックパスとなりうるパスの中で分岐点からクリティカルパスの始点側と終点側の機能ブロックの間に存在するクロックを駆動する機能ブロックの数が少ない少段数クロックパスを探索し少段数クロックパス情報を出力する少段数クロックパス探索手段と、探索された前記少段数クロックパス情報を格納するクロックパス情報格納手段と、前記論理回路イメージおよび論理回路情報と前記少段数クロックパス情報とにもとづきクリティカルパスのクロックパスを少段数クロックパスに変更し論理回路情報格納手段に出力するクロックパス変更手段とを含むことを特徴とする遅延時間改良方式。