特許
J-GLOBAL ID：200903064747190805
半導体メモリ装置
発明者：
,
,
,
,
,
,
出願人/特許権者：
,
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平3-218266
公開番号（公開出願番号）：特開平5-054634
出願日： 1991年08月29日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】メモリ容量が増大するに従ってデータ線の数は増加するため、1本の読出し線に接続するデータ線の数も増加する。このため、データ線の接続部が集積化の妨げとなる。本発明の目的は、この問題点を解決して、信号の読出しを高速に行なうと同時に面積増加を防ぐことを可能とするメモリアレー構成を提供することにある。【構成】上記目的は、メモリアレー内の多数のデータ線を複数のサブブロックに分割し、各サブブロックごとにサブ読出し線を設け、各サブブロックごとに設ける第2スイッチによってサブ読出し線を選択的にメイン読出し線と接続することにより達成される。この第2スイッチをワードシャントにより生じ下部にメモリセルやセンスアンプが存在しない領域に配置する。【効果】上記構成により、メイン読出し線の負荷容量を大幅に低減でき、メモリアレーからの読出し動作を高速化できる。またワードシャント領域に設けるので面積増加はない。
請求項（抜粋）：
複数のメモリセルと1個のセンスアンプが接続された第1データ線対が、第1データ線対ごとに設けた第1スイッチを介して第2データ線対(サブ読出し線対)に接続され、第2データ線対ごとに設けた第2スイッチを介して、第3データ線対(メイン読出し線対)に接続され、該第3データ線対は該メモリアレーを通して配置されたあとメモリアレー外のアンプに接続され、該第2データ線対、該第3データ線対は該第1データ線対と垂直方向に配置されるメモリアレー構成において、メモリセルのMOSトランジスタのゲートを形成する第1層と、低抵抗の第2層とを併せたワード線構造において、該ワード線上で該第1層と該第2層とを接続するコンタクトホールを設け、該コンタクトホールを設けるために下部にメモリセルがない領域に対応するセンスアンプの間の領域に、該第2スイッチを設けたことを特徴とする特許請求の範囲第1項記載の半導体メモリ装置。
IPC (3件)：
G11C 11/401
, G11C 11/41
, H01L 27/10 481
G11C 11/34 362 B
, G11C 11/34 345
