特許
J-GLOBAL ID：200903064748425032
バックアノテーション装置
発明者：
出願人/特許権者：
代理人 (1件)：
田澤 博昭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-253637
公開番号（公開出願番号）：特開平6-083898
出願日： 1992年08月31日
公開日（公表日）： 1994年03月25日
要約：
【要約】【目的】 より精度の高い詳細遅延論理シミュレーションが実行できるバックアノテーション装置を得る。【構成】 ゲートモデルと遅延値抽出条件に基づく回路シミュレーション結果より、遅延値が各ゲート毎に区別され、かつ、トランジスタサイズ、負荷容量、負荷抵抗値等に対応したゲート別遅延値テーブルを生成し、また、ゲート・入力信号変化別遅延値テーブルより各ゲートとその入力信号変化に対応した論理シミュレーション用ネットリストを生成し、また、ゲート・入力信号変化別論理シミュレーションモデルをネットリスト生成手段で自動的に生成し、また、レイアウト情報の検索によって遅延値抽出条件を自動的に設定する。
請求項（抜粋）：
半導体集積回路の各ゲート毎の回路シミュレーションを行うための、トランジスタサイズ、負荷容量、負荷抵抗値、及び、プロセス、電圧、温度などの遅延値抽出条件を設定する遅延値抽出条件設定手段と、前記遅延値抽出条件と前記各ゲートのゲートモデルをともに、前記各ゲート毎に回路シミュレーションを実行する回路シミュレーション実行手段と、前記回路シミュレーションによって得られた回路シミュレーション結果をもとに、前記各ゲート毎にトランジスタサイズ、負荷容量、負荷抵抗値に対応したゲート別遅延値テーブルを生成する遅延値テーブル生成手段と、前記半導体集積回路のレイアウトパターンからレイアウト情報を抽出するレイアウト情報抽出手段と、前記レイアウト情報をもとに、前記ゲート別遅延値テーブルを用いて遅延値を付加し、前記各ゲートに対応した論理シミュレーション用ネットリストを生成するネットリスト生成手段と、前記論理シミュレーション用ネットリストをもとに論理シミュレーションを実行する論理シミュレーション実行手段とを備えたバックアノテーション装置。
IPC (3件)：
G06F 15/60 360
, G01R 31/28
, G06F 15/20
