特許
J-GLOBAL ID：200903064751688060
半導体基板の製造方法
発明者：
,
,
,
,
,
,
,
,
,
出願人/特許権者：
代理人 (3件)：
松山 允之
, 池上 徹真
, 須藤 章
公報種別：公開公報
出願番号（国際出願番号）：特願2007-277700
公開番号（公開出願番号）：特開2008-135732
出願日： 2007年10月25日
公開日（公表日）： 2008年06月12日
要約：
【課題】異なる結晶面方位を有する半導体層が積層された半導体基板を用いて、基板表面に異なる結晶面方位を有する領域を作成する場合に、結晶欠陥の発生を抑制することを可能にする半導体基板の製造方法を提供する。【解決手段】表面が第1の結晶面方位を有する第1の半導体ウェーハを準備する工程と、表面が第1の結晶面方位と異なる第2の結晶面方位を有する第2の半導体ウェーハを準備する工程と、第1と第2の半導体ウェーハの少なくともいずれか一方に、1025°C以上1250°C以下の温度、30秒以上2時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程と、第1と第2の半導体ウェーハとを接合する工程と、第2の半導体ウェーハを所定の厚さに加工してデバイス形成用の半導体層を形成する工程を有することを特徴とする半導体基板の製造方法。【選択図】図1
請求項（抜粋）：
表面が第1の結晶面方位を有する第1の半導体ウェーハを準備する工程と、
表面が前記第1の結晶面方位と異なる第2の結晶面方位を有する第2の半導体ウェーハを準備する工程と、
前記第1の半導体ウェーハと前記第2の半導体ウェーハの少なくともいずれか一方に、1025°C以上1250°C以下の温度、30秒以上2時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程と、
前記第1の半導体ウェーハと前記第2の半導体ウェーハとを接合する工程と、
前記第2の半導体ウェーハを所定の厚さに加工してデバイス形成用の半導体層を形成する工程を有することを特徴とする半導体基板の製造方法。
IPC (2件)：
FI (2件)：
H01L21/02 B
, H01L21/322 Y
