特許
J-GLOBAL ID：200903064752050728
半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-099428
公開番号（公開出願番号）：特開平11-297855
出願日： 1998年04月10日
公開日（公表日）： 1999年10月29日
要約：
【要約】【課題】半導体記憶装置、特にメモリセル当たりの占有面積が比較的大きいSRAMにおいて、ゲート電極間隔の狭い部分に自己整合的にコンタクトホールを形成する場合にも、コンタクト面積が十分に確保された半導体記憶装置およびその製造方法を提供する。【解決手段】基板上に導電層と絶縁層を積層し、所定のパターニングを行ってゲート電極が形成する工程と、前記ゲート電極に、ポリシリコンからなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして基板に不純物を導入する工程と、前記サイドウォールを除去する工程と、全面に窒化膜と層間絶縁膜を積層し、前記層間絶縁膜にエッチングを行って自己整合的にコンタクトホールを形成する工程により製造される半導体記憶装置およびその製造方法。
請求項（抜粋）：
2つの記憶ノードにおける電荷保持を制御するトランジスタ対と、前記記憶ノードのそれぞれとビット線との接続を制御するトランジスタ対の少なくとも4個のトランジスタをメモリセル毎に有する半導体記憶装置において、基板上に、導電層および前記導電層上層の絶縁膜から構成される、所定のパターンのゲート電極と、前記基板の前記ゲート電極下層に、LDD(lightly doped drain)構造の不純物拡散層と、前記ゲート電極および前記基板を被覆するように形成されている、前記絶縁膜よりもエッチングレートの遅い絶縁膜と、前記エッチングレートの遅い絶縁膜の上に、層間絶縁膜と、前記ゲート電極間に形成された、電気的接続のためのコンタクトホールとを有する半導体記憶装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
