特許
J-GLOBAL ID：200903064811840932
クロック信号・同期リセット信号発生回路
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 成示 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-185693
公開番号（公開出願番号）：特開平7-046119
出願日： 1993年07月28日
公開日（公表日）： 1995年02月14日
要約：
【要約】【目的】クロック信号及びリセット信号を与えるLSI内のブロックがリセット解除時に誤動作する可能性を無くしたクロック信号・同期リセット信号発生回路を提供するにある。【構成】システムクロック信号SCLKを同期カウンタ10は1回分周して、2倍の周期のクロック信号CLK を出力する。リセット信号RESTが変化した後のしばらくの期間だけリセット信号発生回路11から出力される同期カウンタ用リセット信号CREST は”L”から”H”に変化する。そしてリセット信号発生回路11はクロック信号CLK が停止しているときに、変化するようにリセット信号RESTに遅延を施して内部リセット信号REST' として出力する。LSI中に存在する他のブロックはクロック信号CLK と、内部リセット信号REST' をクロック信号とリセット信号として使うので、不正なクロックによる誤動作は発生しないのである。
請求項（抜粋）：
LSI外部から入力されるシステムクロック信号を分周して任意の周期のクロック信号出力を発生させる同期カウンタと、LSI外部から入力されるリセット信号に適切な遅延を施して内部リセット信号を発生させ且つ上記内部リセット信号の出力が変化する時に上記クロック信号の発生を停止させるための同期カウンタ用リセット信号を発生させるリセット信号発生回路とを備えたことを特徴とするクロック信号・同期リセット信号発生回路。
IPC (2件)：
引用特許：
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