特許
J-GLOBAL ID：200903064826789739
パケット処理回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願2003-057893
公開番号（公開出願番号）：特開2004-274099
出願日： 2003年03月05日
公開日（公表日）： 2004年09月30日
要約：
【課題】制御回路の増大を招くことなく、消費電力を抑え、回路の発熱量を抑えることが可能なパケット処理回路を提供する。【解決手段】カウンタ回路41,42はある値をデフォルト値として持ち、その値をセットしてカウントダウンを始め、カウンタ値が「0」になったところで、対応するクロックバッファ24,34に対して制御信号CLKENBとしてLowを出力する。カウンタ回路41,42はクロックが停止されている状態で、前段マクロからのパケット出力通知信号WAKEUP0,WAKEUP1がHighになった場合にリセットがかかり、カウントダウンをデフォルト値から再開する。【選択図】 図1
請求項（抜粋）：
各々パケットデータを処理する多段のマクロ構成をとるパケット処理回路であって、制御対象のマクロの前段のマクロからパケットが一定時間出力されない時に前記制御対象のマクロへの内部クロックの供給を停止する手段を有することを特徴とするパケット処理回路。
IPC (2件)：
FI (2件)：
H04L12/56 Z
, G06F1/04 301C
5B079BA11
, 5B079BB04
, 5B079BC01
, 5B079DD08
, 5K030GA19
, 5K030HA08
, 5K030JA07
, 5K030KA01
, 5K030KA21
, 5K030KA23
