特許
J-GLOBAL ID：200903064891044147
AD変換器のテスト回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-011080
公開番号（公開出願番号）：特開平10-209865
出願日： 1997年01月24日
公開日（公表日）： 1998年08月07日
要約：
【要約】【課題】非直線性誤差及び微分非直線性誤差のチェックができ比較的小回路規模のAD変換器のテスト回路を提供する。【解決手段】ディジタル値Dnとラッチ信号Ldとを比較し一致に応答してHレベルの,不一致に応答してLレベルの比較信号Csを出力する比較回路5と、比較信号CsのHレベルに応答してクロック信号CKを計数しLレベルに応答してクロックCKの計数を停止しカウント値NCを出力するゲートカウンタ6と、比較信号CsのLレベルのタイミングでカウント値NCと予め定めた比較値Cとを比較する比較回路8とを備える。
請求項（抜粋）：
クロック信号をカウントし第1のカウント値を出力する第1のカウンタ回路と、前記第1のカウント値をディジタルアナログ変換しアナログ電圧値を出力するDA変換器と、前記アナログ電圧値をアナログディジタル変換し変換ディジタル値を出力する試験対象のAD変換器と、前記変換ディジタル値を保持し第1のラッチ信号を出力する第1のラッチ回路とを備えるAD変換器のテスト回路において、前記変換ディジタル値と前記第1のラッチ信号とを比較し一致に応答して一致信号を出力し不一致に応答して不一致信号を出力する第1の比較回路と、前記一致信号の供給に応答して前記クロック信号を計数し前記不一致信号の供給に応答して前記クロックの計数を停止し第2のカウント値を出力するゲートカウンタ回路と、前記不一致信号のタイミングで前記第2のカウント値と予め定めた比較値とを比較する第2の比較回路とを備えることを特徴とするAD変換器のテスト回路。
IPC (2件)：
FI (2件)：
引用特許：
前のページに戻る
