特許
J-GLOBAL ID：200903064940134998
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-070763
公開番号（公開出願番号）：特開平5-299440
出願日： 1991年04月03日
公開日（公表日）： 1993年11月12日
要約：
【要約】【目的】 寄生容量の発生がなく、かつ製造工程を簡易化した半導体装置の製造方法を得る。【構成】 半導体基板1上の半導体活性層2上に絶縁膜からなるスペ-サ層9を設け、フォトレジスト10を塗布してゲ-トパタ-ニングした後、このフォトレジスト10をマスクにしてスペ-サ層9をエッチング除去し、次に全面に絶縁膜11を積層する。さらにこの上にT型形状のフォトレジスト7をパタ-ニングし、絶縁膜11をエッチング後、このスペ-サ層9をマスクとしたセルフアラインによりエッチングによりリセス領域4を形成し、さらにT型形状のゲ-ト電極8を形成し、リフトオフしてリセス領域4およびゲ-ト電極8に接する絶縁膜等が存在しないようにしたことを特徴としている。
請求項（抜粋）：
半導体基板上に形成された半導体活性層上に絶縁膜からなるスペ-サ層を形成する工程,前記スペ-サ層上にフォトレジストを塗布した後、ゲ-トパタ-ニングする工程,ゲ-トパタ-ニングされたフォトレジストをマスクにして前記スペ-サ層をエッチングする工程,全面に絶縁膜を積層した後、前記フォトレジストと異なるフォトレジストを塗布しT型形状に上部ゲ-トパタ-ニングを行う工程,前記T型形状のフォトレジストをマスクにして前記絶縁膜をエッチングする工程,前記スペ-サ層を所望の量だけサイドエッチングした後、このスペ-サ層をマスクとして前記半導体活性層をエッチングしリセス領域を形成する工程,全面にゲ-ト電極金属を被着する工程,リフトオフにより前記フォトレジスト,絶縁膜およびフォトレジスト上の不要のゲ-ト電極金属を除去し、T型形状のゲ-ト電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/338
, H01L 29/812
, H01L 21/28
