特許

J-GLOBAL ID：200903064949421442

半導体装置の製造方法

発明者： 益岡 完明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平10-246071
公開番号（公開出願番号）：特開2000-077661
出願日： 1998年08月31日
公開日（公表日）： 2000年03月14日
要約：

【要約】【課題】 MOS半導体製造方法で、短チャネル領域において、ゲート長がばらついた場合でも、しきい値電圧Vthのばらつきを抑制することを課題とする。【解決手段】 半導体装置の製造方法において、基板に素子分離領域を形成した後、第1導電型のウェル領域を形成し、該ウェル領域上に絶縁膜を堆積した後、抜きパターンのダミーゲートを形成し、ゲート長方向の2方向から第2導電型の不純物を所定の注入角度で斜めにイオン注入してカウンタードープ領域を形成し、ゲート酸化膜を形成した後、多結晶シリコンを堆積し、前記絶縁膜が露出するまで平坦化し、ゲート電極を形成することを特徴とする。その後、前記絶縁膜を除去した後、第2導電型の不純物をイオン注入してLDD(Lightly Doped Drain)領域を形成し、前記ゲート電極側面に酸化膜からなるサイドウォールを形成し、第2導電型の不純物をイオン注入してソースドレイン領域を形成することを特徴とする。

請求項（抜粋）：

MOSFET等のしきい値電圧のバラツキを低減する半導体装置の製造方法において、ダミーゲートをマスクとしてチャネルのカウンタードープ注入をゲート長方向の2方向から斜めに行い、ゲート長が短くなるにつれて前記カウンタードープ注入による低濃度領域が占める割合を低下させることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 29/78 301 H ,  H01L 29/78 301 P

Fターム (21件)：

5F040DA06 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC19 ,  5F040EE05 ,  5F040EF02 ,  5F040EF11 ,  5F040EM01 ,  5F040EM02 ,  5F040FA01 ,  5F040FA02 ,  5F040FA03 ,  5F040FA05 ,  5F040FB02 ,  5F040FB04 ,  5F040FB05 ,  5F040FC00 ,  5F040FC13 ,  5F040FC28

引用特許：

審査官引用 (4件)

• 特開平4-340278
  
• 特開昭63-076377
  
• 特開平3-214737
  
• 特開平3-104236