特許

J-GLOBAL ID：200903064987969214

半導体装置及びその製造方法

発明者： 大石 哲也
出願人/特許権者： ソニー株式会社
代理人 (1件)： 舘野 千惠子
公報種別：公開公報
出願番号（国際出願番号）：特願2000-385202
公開番号（公開出願番号）：特開2002-184881
出願日： 2000年12月19日
公開日（公表日）： 2002年06月28日
要約：

【要約】【課題】 CMOSの低電圧化に伴うLPNP(横型PNPトランジスタ)のエミッタ・コレクタ間の耐圧低下を防止したBiCMOS、およびその製造方法を提供する。【解決手段】 本発明のBiCMOSでは、LPNPのN型ベース104aの上面が、MISFETのゲート絶縁膜105よりも膜厚の厚い絶縁膜106を介して、MISFETのゲート電極と同一材質の導電層107(ゲート電極材料)でシールドされている。また、このBiCMOSの製造方法は、MISFETのウェルをイオン注入で形成するときのバッファ絶縁膜を形成する工程と、LPNP上のバッファ絶縁膜を残したままMISFET上のバッファ絶縁膜をエッチングする工程と、LPNP上のバッファ絶縁膜を残したままMISFET上にゲートに絶縁膜105を形成する工程と、基板表面全体にMISFETのゲート電極用の導電層107を形成する工程と、この導電層をパターニングしてMISFETのゲート電極とLPNPのベース上のシールド層とを形成する工程と、を含んでいる。

請求項（抜粋）：

同一半導体基板上にMISFETと横型バイポーラトランジスタとを形成してなる半導体装置において、横型バイポーラトランジスタのベースの上面が、MISFETのゲート絶縁膜よりも膜厚の厚い絶縁膜を介して、MISFETのゲート電極と同一材質の導電層でシールドされていることを特徴とする半導体装置。

IPC (3件)：

H01L 21/8249 ,  H01L 27/06 ,  H01L 21/8222

FI (2件)：

H01L 27/06 321 B ,  H01L 27/06 101 U

Fターム (24件)：

5F048AA00 ,  5F048AA05 ,  5F048AA07 ,  5F048AA10 ,  5F048AC05 ,  5F048BB05 ,  5F048BB08 ,  5F048BC06 ,  5F048BE03 ,  5F048BG12 ,  5F048CA03 ,  5F048DA00 ,  5F048DA13 ,  5F048DA14 ,  5F048DA15 ,  5F048DA25 ,  5F082AA02 ,  5F082BA04 ,  5F082BA26 ,  5F082BA47 ,  5F082BC01 ,  5F082BC09 ,  5F082EA27 ,  5F082EA33