特許

J-GLOBAL ID：200903065006945791

半導体集積回路の試験方法、半導体試験装置、及び半導体集積回路

発明者： 山田 孝
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 村上 博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-135610
公開番号（公開出願番号）：特開2001-318126
出願日： 2000年05月09日
公開日（公表日）： 2001年11月16日
要約：

【要約】【課題】 不揮発性記憶素子を含む半導体集積回路の試験において、加速試験に要する検査時間を短縮させる。【解決手段】 不揮発性記憶素子と不揮発性記憶素子以外の周辺回路部を備えた半導体集積回路の試験方法において、不揮発性記憶素子の全メモリセルに高々電圧を印加する第1のステップと、不揮発性記憶素子以外の周辺回路部に高電圧を印加しながら試験パターンを付与する第2のステップとを有し、上記両ステップを同時に実施する。

請求項（抜粋）：

不揮発性記憶素子と不揮発性記憶素子以外の周辺回路部を備えた半導体集積回路の試験方法において、不揮発性記憶素子の全メモリセルに高々電圧を印加する第1のステップと、不揮発性記憶素子以外の周辺回路部に高電圧を印加しながら試験パターンを付与する第2のステップとを有し、上記両ステップを同時に実施することを特徴とする半導体集積回路の試験方法。

IPC (6件)：

G01R 31/30 ,  G01R 31/26 ,  G01R 31/28 ,  G11C 16/02 ,  G11C 29/00 652 ,  G11C 29/00 673

FI (7件)：

G01R 31/30 ,  G01R 31/26 G ,  G11C 29/00 652 ,  G11C 29/00 673 F ,  G01R 31/28 B ,  G01R 31/28 H ,  G11C 17/00 601 Z

Fターム (27件)：

2G003AA07 ,  2G003AA08 ,  2G003AC01 ,  2G003AE06 ,  2G003AE09 ,  2G003AH01 ,  2G003AH04 ,  2G032AA08 ,  2G032AB01 ,  2G032AC03 ,  2G032AE07 ,  2G032AE08 ,  2G032AE12 ,  2G032AF10 ,  2G032AG07 ,  2G032AG10 ,  2G032AK03 ,  2G032AK15 ,  2G032AL00 ,  5B025AD00 ,  5B025AE09 ,  5B025AF00 ,  5L106AA10 ,  5L106DD21 ,  5L106DD36 ,  5L106FF01 ,  5L106GG00