特許

J-GLOBAL ID：200903065037297739

半導体装置及びその製造方法

発明者： 新井 隆
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-162502
公開番号（公開出願番号）：特開2000-349259
出願日： 1999年06月09日
公開日（公表日）： 2000年12月15日
要約：

【要約】 (修正有)【課題】2層ポリシリコンを用いたキャパシタをもつ半導体装置において、層間絶縁膜の平坦性を改善し、上層配線の微細加工を容易にして製造工程を合理化した製造方法を提供する。【解決手段】キャパシタ・セルは、すべてN型ウエル領域6上のLOCOS酸化膜9の溝部12上に配置されているので、上部電極18の位置が低くでき、その結果、層間絶縁膜19を平坦に形成できる。基板1の段差h1は約3000Åである。下部電極16の膜厚は約2500Å、容量絶縁膜17の膜厚は約300Å、上部電極18の膜厚は約1500Åである。したがって、キャパシタの高さは約4300Åである。そこで、溝部12の深さを1300Åとすることにより、上部電極18の上面とPウエル領域8上のLOCOS酸化膜9の上面とを実質的に同じ高さにすることができる。

請求項（抜粋）：

半導体基板上に形成された複数のMOSトランジスタと、前記複数のMOSトランジスタを電気的に分離する素子分離膜と、前記素子分離膜上に形成され下部電極、容量絶縁膜及び上部電極とを有するキャパシタと、前記キャパシタ及び前記MOSトランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された配線とを有する半導体装置において、前記素子分離膜に溝部が形成され、この溝部に前記キャパシタを形成することにより、前記層間絶縁膜を平坦化したことを特徴とする半導体装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 621 Z ,  H01L 27/04 C ,  H01L 27/10 651

Fターム (9件)：

5F038AC05 ,  5F038AC06 ,  5F038AC14 ,  5F038EZ04 ,  5F038EZ12 ,  5F038EZ13 ,  5F038EZ15 ,  5F038EZ16 ,  5F038EZ20