特許

J-GLOBAL ID：200903065091317478

薄膜半導体装置とその製造方法

発明者： 小野 記久雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 鵜沼 辰之
公報種別：公開公報
出願番号（国際出願番号）：特願平4-189467
公開番号（公開出願番号）：特開平6-037313
出願日： 1992年07月16日
公開日（公表日）： 1994年02月10日
要約：

【要約】【目的】 画素部のN型TFTと、それを駆動する相補(C)型回路のN型TFT及びP型TFTとを同一基板上に内蔵する半導体装置を、ホトレジスト工程を従来のN型回路より増加させることなく、製造する方法を提供する。【構成】 透明基板1上に順次各TFTのゲート電極2、ゲート絶縁膜3、シリコン層(5,4と5)を形成し、N型の不純物をドーピングした後、各TFTの半導体層となるそれぞれ第1ないし第3の島としてホトエッチングにより島ぎりして第1の島を画素部のN型半導体層6、第2の島をC型回路のN型半導体層6として形成し、次いで第1及び第2の島のみを覆うようにITOからなる画素電極8の膜を堆積し、その後、P型の不純物を前記N型の不純物より濃度を高めてドーピングして第3の島をC型回路のP型半導体層7として形成し、その後各TFTソース/ドレイン電極9、保護膜10を形成する。

請求項（抜粋）：

基板上に順次形成された第1のゲート電極、ゲート絶縁膜、第1のN型半導体層、画素電極、第1のソース/ドレイン電極及び保護膜から構成された画素部のN型薄膜トランジスタと;前記基板上に順次形成された第2のゲート電極、ゲート絶縁膜、第2のN型半導体層、第2のソース/ドレイン電極及び保護膜から構成され、前記画素部のN型薄膜トランジスタを駆動する相補形駆動回路の一方なるN型薄膜トランジスタと;前記基板上に順次形成された第3のゲート電極、ゲート絶縁膜、P型半導体層、第3のソース/ドレイン電極及び保護膜から構成され、前記相補形駆動回路の他方なるP型薄膜トランジスタと;を有する薄膜半導体装置において、前記第2のソース/ドレイン電極が前記画素電極用材料で形成する薄膜を下層として含むことを特徴とする薄膜半導体装置。

IPC (2件)：

H01L 29/784 ,  G02F 1/136 500

FI (2件)：

H01L 29/78 311 C ,  H01L 29/78 311 S