特許
J-GLOBAL ID：200903065105573081
ジョセフソンラッチ回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-320803
公開番号（公開出願番号）：特開平8-180687
出願日： 1994年12月22日
公開日（公表日）： 1996年07月12日
要約：
【要約】【目的】 単極性AC駆動方式の時に用いるジョセフソンラッチ回路の入力信号の数を減少させ、ジョセフソンチップのI/Oピンの数を削減させ、回路動作のマージンを向上させる。【構成】 ジョセフソン接合7とインダクタンス8,9,10よりなるデータ保持ループと、データ保持ループに直接結合した分離回路25と、分離回路25に直接注入した信号入力線1と、データ保持ループに直接結合したセンス回路と、センス回路によりデータ保持ループに保持された情報を読みとり、真信号と補信号とを発生する出力回路と、出力回路の真信号出力線を分岐し、データ保持ループの一部に磁気的に結合したリセットパルス回路から構成される。
請求項（抜粋）：
単一もしくは複数のジョセフソン接合と超伝導インダクタンスよりなるデータ保持ループと、このデータ保持ループに直接結合した分離回路と、この分離回路に直接結合した信号入力線と、前記データ保持ループに直接結合したセンス回路と、このセンス回路により前記データ保持ループに保持された情報を読み取り真信号出力と補信号出力とを発生する出力回路と、この出力回路の真信号出力を分岐し前記データ保持ループの一部に磁気的に結合したリセットパルス回路とを備えることを特徴とするジョセフソンラッチ回路。
IPC (2件)：
G11C 11/44 ZAA
, H01L 39/22 ZAA
