半導体メモリ装置

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-010924
公開番号（公開出願番号）：特開平5-205472
出願日： 1992年01月24日
公開日（公表日）： 1993年08月13日
要約：

【要約】【構成】ボンディングオプションの方法を用いることにより、同時に活性化されるべきセンスアンプの数を選択できる改善されたDRAMが開示される。ボンディングオプション回路11からの出力信号/φA がカラムインターロック解除回路7に与えられる。同時に活性化されるべきセンスアンプの数が多い動作モードが選択される場合では、カラムインターロック解除信号/φが遅延され、列デコーダ3の能動化が遅延される。【効果】同時に活性化されるべきセンスアンプの数が多い動作モードにおいて、列デコーダ3の能動化が遅延され、IOゲート回路16の導通タイミングが遅延される。これにより、センスアンプ15がビット線間の電位差を十分に増幅できるので、データ読出における誤りが防がれる。

請求項（抜粋）：

複数のビット線と、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のビット線から出力されたデータ信号を伝送するデータ線と、外部から与えられる列アドレス信号をデコードする列デコーダ手段と、各々が前記データ線と前記複数のビット線の対応する1本との間に接続され、前記列デコーダ手段から出力される出力信号に応答して選択的にオンされる複数のスイッチング手段と、外部から与えられる状態制御信号に応答して、前記列デコーダ手段を能動化する能動化手段と、同時に活性化されるべき前記複数のセンスアンプの数を決定するセンスアンプ数決定手段と、前記センスアンプ数決定手段から出力される出力信号に応答して、前記能動化手段による前記列デコーダ手段の能動化タイミングを遅延させる能動化遅延手段とを含む、半導体メモリ装置。

IPC (2件)：

G11C 11/409 , G11C 11/41

FI (2件)：

G11C 11/34 353 E , G11C 11/34 301 E

引用特許：

審査官引用 (5件)

特開平4-003390
特開平4-003390
特開昭52-138341

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