特許
J-GLOBAL ID：200903065149560017
MOS型電界効果トランジスタのゲート電極形成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平5-148134
公開番号（公開出願番号）：特開平7-015014
出願日： 1993年06月18日
公開日（公表日）： 1995年01月17日
要約：
【要約】【目的】 ノッチの発生を防止し、微細化されたMOS型電界効果トランジスタを製造できるMOS型電界効果トランジスタのゲート電極形成方法を提供する。【構成】 半導体基板1上にSiO2 からなるゲート酸化膜2を形成し、このゲート酸化膜2上にTiN又はTiCからなる導電体膜3を形成する。次に、この導電体膜3上にポリシリコン膜4を形成し、このポリシリコン膜4上にレジスト5を選択的に形成する。次に、例えば高密度プラズマエッチングを施し、レジスト5に被覆された部分以外のポリシリコン膜4を除去する。これにより、レジスト5の下に残存したポリシリコン膜4がゲート電極6となる。次いで、レジスト5を除去する。このレジスト除去工程において、露出した部分の導電体膜3は酸化されて、絶縁膜7が形成される。
請求項（抜粋）：
半導体基板上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にポリシリコンに比して化学的結合力が大きい導電体からなる下地膜を形成する工程と、前記下地膜上にポリシリコン膜を形成する工程と、前記ポリシリコン膜上に所定のパターンでレジストを形成する工程と、ドライエッチングを施し前記レジストの下方のみに前記ポリシリコン膜を残存させ他の領域のポリシリコン膜を除去する工程とを有することを特徴とするMOS型電界効果トランジスタのゲート電極形成方法。
IPC (3件)：
H01L 29/784
, H01L 21/28 301
, H01L 21/3065
