特許

J-GLOBAL ID：200903065152431830

半導体装置および半導体装置の製造方法

発明者： 藤原 英明
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 森下 賢樹
公報種別：公開公報
出願番号（国際出願番号）：特願2004-150270
公開番号（公開出願番号）：特開2005-332993
出願日： 2004年05月20日
公開日（公表日）： 2005年12月02日
要約：

【課題】 半導体装置の微細化および集積化を容易なプロセスで実現する。【解決手段】 本発明の半導体装置の製造方法は、埋め込み酸化膜14上のSOI層16を側壁が垂直な一対の素子分離領域40で素子分離する工程と、素子分離されたSOI層16の上に多結晶シリコン層50を成膜する工程と、多結晶シリコン層50に不純物を注入する工程と、多結晶シリコン層50の上にシリコン酸化膜60を成膜する工程と、ゲート形成領域のシリコン酸化膜60および多結晶シリコン層50を選択的に除去し、さらにゲート形成領域のSOI層16を一定深さまで選択的に除去して凹部を形成する工程と、この凹部の側壁にサイドウォールスペーサ80を形成する工程と、多結晶シリコン層50からSOI層16に不純物を拡散させてソースドレイン領域を形成する工程と、凹部の底部にゲート絶縁膜74を形成した後、ゲートメタル層76を成膜してゲート電極を形成する工程と、を備える。【選択図】図3

請求項（抜粋）：

絶縁膜上に設けられた半導体層を有する基板と、 前記基板に形成された一対の素子分離領域に挟まれた部分に、垂直にせり上げられたソース領域およびドレイン領域と、 ソース領域およびドレイン領域の内側の側壁にそれぞれ設けられた第1および第2の絶縁膜と、 前記第1の絶縁膜と前記第2の絶縁膜との間に、ゲート絶縁膜で絶縁されたゲート電極と、 を備えることを特徴とする半導体装置。

IPC (6件)：

H01L29/786 ,  H01L21/336 ,  H01L29/41 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49

FI (11件)：

H01L29/78 616S ,  H01L29/44 S ,  H01L29/44 L ,  H01L29/50 M ,  H01L29/58 G ,  H01L29/78 616A ,  H01L29/78 617J ,  H01L29/78 617T ,  H01L29/78 621 ,  H01L29/78 618D ,  H01L29/78 616J

Fターム (69件)：

4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104BB20 ,  4M104BB39 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD75 ,  4M104DD84 ,  4M104DD92 ,  4M104DD94 ,  4M104EE03 ,  4M104EE09 ,  4M104EE15 ,  4M104EE16 ,  4M104EE17 ,  4M104FF01 ,  4M104FF04 ,  4M104FF06 ,  4M104FF13 ,  4M104FF14 ,  4M104FF27 ,  4M104FF30 ,  4M104GG09 ,  4M104HH14 ,  5F110AA16 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE02 ,  5F110EE05 ,  5F110EE14 ,  5F110EE22 ,  5F110EE42 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF27 ,  5F110FF29 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG25 ,  5F110GG26 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ16 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK08 ,  5F110HK09 ,  5F110HK14 ,  5F110HK21 ,  5F110HK25 ,  5F110HK27 ,  5F110HK33 ,  5F110HK34 ,  5F110HK39 ,  5F110HK40 ,  5F110HM02 ,  5F110HM15 ,  5F110NN62 ,  5F110NN66 ,  5F110PP08 ,  5F110PP16 ,  5F110QQ19