特許
J-GLOBAL ID：200903065179161630
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-321546
公開番号（公開出願番号）：特開平10-163446
出願日： 1996年12月02日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】 セルプレート上に絶縁膜を形成することにより、セルプレート上にコンタクトホールを形成する際のオーバーエッチングを抑制する。【解決手段】 シリコン基板1上に素子分離酸化膜4を形成した後、ゲート酸化膜5、ゲート電極6,6c、ソース/ドレイン領域7a〜7c、層間絶縁膜8を形成する。その後、ポリサイド配線10,10c、層間絶縁膜11を形成した後、コンタクトホール12を形成する。次に、コンタクトホール12内にストレージノード131〜134を形成し、窒化膜14を堆積させた後、セルプレート15を形成する。その後、全面にBPSGを堆積させ、窒素雰囲気で熱処理を施すことによりストレージノード131同士の間の凹部Qを埋める。
請求項（抜粋）：
(a)第1及び第2の領域に区分される主面を有する半導体基板の前記主面上に第1の絶縁膜を設ける工程と、(b)前記第1の領域において、前記第1の絶縁膜上に複数の突起を設けるとともに、一対の前記突起と前記第1の絶縁膜とをして凹部を呈せしめる工程と、(c)前記第1の領域において、前記工程(b)で得られた構造の上面に、等方的に導電性膜を設ける工程と、(d)前記工程(c)で得られた構造の上面に、一時的に流動性を有する第2の絶縁膜を設ける工程と、(e)前記第1の絶縁膜及び前記流動性を失った前記第2の絶縁膜を選択的に除去することにより、前記凹部における前記導電性膜の表面及び前記第2の領域における前記半導体基板の前記主面を露出させる工程とを備える半導体装置の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/3213
H01L 27/10 681 F
, H01L 21/88 D
, H01L 27/10 621 Z
